1
00:00:00,305 --> 00:00:04,717
이번 가이드는 여섯 가지 칩 코어를 실제 물리 설계로 옮기는 과정입니다.

2
00:00:04,742 --> 00:00:12,065
내 반도체의 설계 종류를 물리 칩 레퍼런스로 바꾸세요. 기존 회로 전용

3
00:00:12,090 --> 00:00:18,370
레퍼런스도 그대로 남아 있습니다. 물리 레퍼런스는 실제 모스 크기, 폴리

4
00:00:18,395 --> 00:00:24,440
저항과 엠아이엠 커패시터, 접촉과 배선을 함께 준비합니다.

5
00:00:25,371 --> 00:00:31,401
이상적인 저항과 커패시터를 공정 소자로 바꾸면 값만 같은 회로라고 생각할

6
00:00:31,426 --> 00:00:38,277
수 없습니다. 길이와 폭, 바디 연결과 공정 모델이 필요합니다. 큰

7
00:00:38,302 --> 00:00:46,126
저항은 직렬 구간으로, 큰 커패시터는 병렬 배열로 구성합니다. 목표값은

8
00:00:46,151 --> 00:00:51,686
초기 크기 추정입니다. 실제 값과 동작은 전압과 온도에 따른 공정 모델로

9
00:00:51,711 --> 00:00:52,921
다시 계산합니다.

10
00:00:53,839 --> 00:00:59,644
엘디오 코어는 차동 오류 증폭기, 피모스 패스 소자와 피드백, 보상

11
00:00:59,669 --> 00:01:06,973
회로로 구성됩니다. 기준 전압과 바이어스, 출력 커패시터와 부하는 외부

12
00:01:06,998 --> 00:01:13,021
시험 조건입니다. 실제 출력 핀과 전원 핀을 확인하고, 패스 소자 폭과

13
00:01:13,046 --> 00:01:16,749
피드백 경로를 회로도와 레이아웃에서 비교하세요.

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00:01:17,672 --> 00:01:22,849
엘디오는 부하가 작을 때와 클 때의 출력, 순간적인 전압 저하와 회복을

15
00:01:22,874 --> 00:01:28,632
확인합니다. 회로도 기준과 기생 후 해석의 같은 시간 구간을 비교하세요.

16
00:01:28,657 --> 00:01:34,929
배선 저항과 보상 소자 모델이 바뀌면 안정성도 바뀔 수 있습니다. 출력

17
00:01:34,954 --> 00:01:42,047
평균만 보고 통과시키지 않고, 지정한 구간의 전체 표본으로 기준을

18
00:01:42,072 --> 00:01:42,812
검사합니다.

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00:01:43,739 --> 00:01:49,635
디씨투디씨 참조는 전송 게이트 네 쌍으로 만드는 이대일 스위치드 커패시터

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00:01:49,660 --> 00:01:57,476
코어입니다. 플라잉 커패시터의 위아래 연결을 물리 포트로 꺼냈습니다. 큰

21
00:01:57,501 --> 00:02:04,554
플라잉 커패시터와 출력 커패시터, 비중첩 클록은 외부 시험 조건입니다.

22
00:02:04,579 --> 00:02:08,114
클록 두 위상의 연결과 겹치지 않는 시간을 먼저 확인하세요.

23
00:02:09,037 --> 00:02:14,633
출력 파형에서는 입력 전압의 절반 부근으로 변환되는지, 리플과 부하

24
00:02:14,658 --> 00:02:22,160
전류를 확인합니다. 효율은 실제 입출력 에너지를 시간 적분해서

25
00:02:22,185 --> 00:02:26,985
계산합니다. 여기서 표기한 효율은 전력단 값이며 외부 클록 드라이버의

26
00:02:27,010 --> 00:02:32,945
소비 전력은 포함하지 않습니다. 제품 전체 효율을 작성할 때는 클록과

27
00:02:32,970 --> 00:02:34,663
제어 회로까지 더해야 합니다.

28
00:02:35,571 --> 00:02:41,646
브이씨오에는 전류를 제한하는 삼단 링과 바이어스 회로가 있습니다. 각

29
00:02:41,671 --> 00:02:47,867
단의 이상적 부하 커패시터를 실제 엠아이엠 소자로 바꾸고 배선합니다.

30
00:02:47,892 --> 00:02:54,581
제어 전압과 출력, 전원 핀을 확인하세요. 초기 조건으로 발진을 시작하는

31
00:02:54,606 --> 00:02:59,327
시험이므로 전원만 켰을 때의 자가 시동이 검증됐다는 뜻은 아닙니다.

32
00:03:00,238 --> 00:03:06,240
출력에서 실제 문턱 교차 시간을 찾아 주파수와 듀티를 계산합니다. 배선

33
00:03:06,265 --> 00:03:12,125
기생 성분이 더해지면 주파수가 달라집니다. 제어 전압을 바꿔 주파수

34
00:03:12,150 --> 00:03:19,843
범위를 확인하고, 전원과 온도와 공정 조건에서도 다시 검사하세요. 파형에

35
00:03:19,868 --> 00:03:23,604
반복 교차가 없다면 발진 성공으로 표시하지 않습니다.

36
00:03:24,539 --> 00:03:30,413
피엘엘은 실제 시모스 엑스오어 위상 검출기, 저항 커패시터 필터와 링

37
00:03:30,438 --> 00:03:37,608
발진기로 구성됩니다. 분주비는 일이며 타입 원 기초 루프입니다. 위상

38
00:03:37,633 --> 00:03:44,177
주파수 검출기와 차지 펌프를 사용하는 합성기와 구분해야 합니다. 필터와

39
00:03:44,202 --> 00:03:49,497
바이어스 저항의 바디 연결, 커패시터 배열과 긴 배선의 기생 성분을

40
00:03:49,522 --> 00:03:50,328
살펴보세요.

41
00:03:51,239 --> 00:03:58,283
루프의 성공은 출력 주파수 하나만으로 판단하지 않습니다. 기준과 출력의

42
00:03:58,308 --> 00:04:04,822
주파수 차이, 위상 오차가 변하는 범위와 제어 전압을 함께 확인합니다.

43
00:04:04,847 --> 00:04:11,716
물리 검사가 통과했어도 잠금 기준이 실패할 수 있습니다. 실패한 조건과

44
00:04:11,741 --> 00:04:16,813
원본 파형을 남기고 필터, 발진 범위와 배선을 바꾼 뒤 다시 평가하세요.

45
00:04:17,737 --> 00:04:22,555
오티에이 코어는 차동 입력 쌍, 능동 전류 미러 부하와 꼬리 전류 소자로

46
00:04:22,580 --> 00:04:28,896
구성됩니다. 입력 쌍과 미러의 실제 폭과 길이, 바디와 전원 연결을

47
00:04:28,921 --> 00:04:37,086
확인하세요. 이번 배치는 검증하기 쉬운 참조 배치입니다. 정밀 아날로그

48
00:04:37,111 --> 00:04:43,052
제품에서는 대칭과 공통 중심 배치, 더미와 가드 링, 열 환경을 별도로

49
00:04:43,077 --> 00:04:44,508
설계해야 합니다.

50
00:04:45,437 --> 00:04:49,975
에이씨 소신호 해석으로 저주파 이득과 위상, 삼 데시벨 대역폭을

51
00:04:50,000 --> 00:04:56,879
확인합니다. 출력 부하는 외부 시험 조건이며, 같은 부하에서 기생 전후

52
00:04:56,904 --> 00:05:04,054
응답을 비교하세요. 이득 기준 통과만으로 잡음이나 오프셋, 안정성 전체가

53
00:05:04,079 --> 00:05:09,983
검증되지는 않습니다. 실제 요구 사양에 맞는 추가 시험을 작성해야

54
00:05:10,008 --> 00:05:10,233
합니다.

55
00:05:11,172 --> 00:05:16,598
비교기는 차동 전치 증폭기와 시모스 출력 인버터를 연결한 정적

56
00:05:16,623 --> 00:05:22,498
구조입니다. 입력과 기준이 바뀔 때 출력이 어느 방향으로 전환되는지

57
00:05:22,523 --> 00:05:28,995
확인하세요. 단순한 디지털 기호가 아니라 모스 모델을 계산하므로 내부

58
00:05:29,020 --> 00:05:32,157
증폭 노드와 공급 전류도 함께 관측할 수 있습니다.

59
00:05:33,073 --> 00:05:36,886
입력 차가 양일 때와 음일 때, 안정된 출력 구간을 실제 파형으로

60
00:05:36,911 --> 00:05:43,907
검사합니다. 작은 입력 차이의 지연, 입력 오프셋과 히스테리시스, 통계적

61
00:05:43,932 --> 00:05:52,380
편차는 별도 사양입니다. 파형과 전류, 물리 검사 보고서와 조건을 함께

62
00:05:52,405 --> 00:05:56,127
정리하면 포트폴리오의 근거가 분명해집니다.

63
00:05:57,038 --> 00:06:03,535
여섯 코어의 편집 프로젝트와 마스크, 회로, 실제 검사 결과를 묶음으로

64
00:06:03,560 --> 00:06:09,683
내려받을 수 있습니다. 공개 디자인 룰과 회로 비교, 기생 추출을 각각

65
00:06:09,708 --> 00:06:16,205
확인하고, 기생 후 동작 기준도 따로 확인하세요. 실행 실패와 설계 기준

66
00:06:16,230 --> 00:06:22,789
실패는 다른 상태입니다. 보고서의 원인과 실행 버전을 함께 보관합니다.

67
00:06:23,704 --> 00:06:28,698
이 단계는 공개 공정 기반의 물리 설계 참조입니다. 칩 전체 밀도와

68
00:06:28,723 --> 00:06:36,656
안테나, 패드와 보호 회로, 전원 신뢰성, 통계와 잡음, 파운드리의 최종

69
00:06:36,681 --> 00:06:43,230
승인까지 준비해야 실제 제조 인계가 됩니다. 삼차원 표시는 알려진 공정

70
00:06:43,255 --> 00:06:48,977
데이터만 해석하며, 확인하지 않은 막 두께나 지형을 측정 결과로 주장하지

71
00:06:49,002 --> 00:06:49,925
않습니다.