1
00:00:00,307 --> 00:00:07,136
이번에는 실제 물리 셀을 만듭니다. 프로젝트 도구의 내 반도체를 열고,

2
00:00:07,161 --> 00:00:13,311
공개 스카이 백삼십 공정을 선택하세요. 설계 종류를 기본 로직 셀로

3
00:00:13,336 --> 00:00:18,656
바꾸면 인버터부터 멀티플렉서까지 여덟 가지 시작 셀이 나타납니다.

4
00:00:19,571 --> 00:00:25,054
이 셀들은 이상적인 논리 기호로 출력을 만들어 내지 않습니다. 엔모스와

5
00:00:25,079 --> 00:00:32,172
피모스의 실제 공정 모델을 계산합니다. 전원, 온도, 출력 부하를

6
00:00:32,197 --> 00:00:37,665
확인하고 새 설계 이름을 입력하세요. 설계 생성은 기존 프로젝트를

7
00:00:37,690 --> 00:00:43,582
보존합니다. 생성만으로 검증 결과가 통과하는 것은 아닙니다.

8
00:00:44,505 --> 00:00:51,164
인버터를 생성하면 회로도와 실제 공정 소자 레이아웃이 함께 준비됩니다.

9
00:00:51,189 --> 00:00:57,457
회로도에서 피모스를 선택해 폭과 길이, 드레인과 게이트, 소스와 바디

10
00:00:57,482 --> 00:01:03,110
연결을 확인하세요. 입력 에이는 두 게이트에 연결되고 출력 와이는 두

11
00:01:03,135 --> 00:01:07,436
드레인에 연결됩니다. 바디 연결도 회로의 일부입니다.

12
00:01:08,370 --> 00:01:12,943
회로도 속성에서 크기를 바꿀 수 있지만, 회로 값 변경이 모든 레이아웃을

13
00:01:12,968 --> 00:01:19,898
자동으로 다시 그린다는 뜻은 아닙니다. 레이아웃과 회로를 수정했다면 다시

14
00:01:19,923 --> 00:01:25,844
연결을 비교해야 합니다. 이번 참조 배선은 소자와 접촉을 쉽게 확인하도록

15
00:01:25,869 --> 00:01:33,225
넓게 떨어뜨린 배치입니다. 고밀도 표준 셀보다 학습과 검증에 우선순위를

16
00:01:33,250 --> 00:01:33,476
둡니다.

17
00:01:34,404 --> 00:01:39,760
레이아웃 이차원 탭에서 활성 영역, 폴리, 접촉과 금속 배선을

18
00:01:39,785 --> 00:01:45,648
확인합니다. 디자인 룰 체크를 실행하면 선택한 공개 공정 규칙으로 실제

19
00:01:45,673 --> 00:01:52,767
도형을 검사합니다. 폭과 간격, 접촉의 둘러싸기 같은 위반을 검사하며,

20
00:01:52,792 --> 00:01:59,164
오류가 있으면 좌표와 규칙을 확인합니다. 이 검사만으로 회로 연결까지

21
00:01:59,189 --> 00:02:01,210
증명되지는 않습니다.

22
00:02:02,138 --> 00:02:09,092
그다음 엘브이에스를 실행합니다. 실제 레이아웃에서 추출한 회로와

23
00:02:09,117 --> 00:02:15,763
회로도에서 내보낸 회로를 비교합니다. 소자 종류, 크기, 연결과 입출력

24
00:02:15,788 --> 00:02:22,611
핀이 맞아야 통과합니다. 이 화면에서는 넷젠의 고유 일치 결과를

25
00:02:22,636 --> 00:02:25,847
확인합니다. 로그 보기와 결과 파일 위치로 원본 보고서를 열 수

26
00:02:25,872 --> 00:02:26,324
있습니다.

27
00:02:27,237 --> 00:02:34,087
피이엑스를 실행하면 실제 배선의 기생 저항과 커패시터를 추출합니다.

28
00:02:34,112 --> 00:02:40,310
인버터 참조에서는 백사십사 개 저항과 여섯 개 커패시터가 관측됐습니다.

29
00:02:40,335 --> 00:02:45,541
이 수는 추출 결과이며 임의로 삽입한 값이 아닙니다. 삼차원 화면은

30
00:02:45,566 --> 00:02:52,557
마스크 배치를 이해하는 보조 화면입니다. 높이는 표시용이며 측정된 공정

31
00:02:52,582 --> 00:02:53,398
단면이 아닙니다.

32
00:02:54,305 --> 00:02:59,634
먼저 회로도 기준 해석을 실행합니다. 실제 입력을 영과 일로 바꾸고,

33
00:02:59,659 --> 00:03:06,566
출력이 반대로 나오는지 안정된 구간 전체에서 검사합니다. 입력 파형도

34
00:03:06,591 --> 00:03:13,836
함께 확인하므로 출력만 맞는 잘못된 시험을 통과시키지 않습니다. 진리표

35
00:03:13,861 --> 00:03:18,795
검사 결과의 수치와 성공 여부는 실제 시뮬레이터 표본에서 계산합니다.

36
00:03:19,705 --> 00:03:26,396
포스트 레이아웃을 켜고 다시 실행하세요. 이번 해석에는 추출한 기생

37
00:03:26,421 --> 00:03:32,864
성분이 계산에 들어갑니다. 출력 레벨뿐 아니라 지연과 과도 응답, 공급

38
00:03:32,889 --> 00:03:39,998
전류가 바뀔 수 있습니다. 계산을 시작한 뒤에는 완료 상태를 기다리세요.

39
00:03:40,023 --> 00:03:44,000
진행 중인 해석과 이전 성공 결과를 같은 것으로 읽지 않는 것이

40
00:03:44,025 --> 00:03:44,605
중요합니다.

41
00:03:45,539 --> 00:03:49,667
전후 비교를 켜면 같은 설계 버전과 같은 해석 조건의 파형을 비교할 수

42
00:03:49,692 --> 00:03:57,158
있습니다. 안정된 출력 구간이 진리표를 통과해도 순간적인 오버슈트나 공급

43
00:03:57,183 --> 00:04:04,671
전류는 따로 검토해야 합니다. 전류는 부호가 있는 단자 전류입니다. 금속

44
00:04:04,696 --> 00:04:08,748
내부의 공간 전류 밀도나 신뢰성 승인 결과와는 구분합니다.

45
00:04:09,673 --> 00:04:14,714
기본 셀 목록에서 낸드 게이트를 선택해 같은 과정을 반복할 수 있습니다.

46
00:04:14,739 --> 00:04:22,106
두 입력이 모두 일일 때만 출력이 영입니다. 노어, 앤드, 오어,

47
00:04:22,131 --> 00:04:30,184
엑스오어, 엑스노어도 모든 입력 조합을 검사합니다. 이번 라이브러리의

48
00:04:30,209 --> 00:04:33,606
여덟 셀은 실제 물리 검사와 기생 후 입력 조합 시험을 각각

49
00:04:33,631 --> 00:04:34,337
실행했습니다.

50
00:04:35,272 --> 00:04:40,601
엑스오어 셀은 네 개 낸드 셀을 회로 계층으로 재사용합니다. 하이러키

51
00:04:40,626 --> 00:04:47,417
메뉴에서 하위 셀의 포트와 내부 모스를 살펴보세요. 물리 레이아웃은 실제

52
00:04:47,442 --> 00:04:53,979
소자까지 펼친 참조 배선으로 생성됩니다. 전기적 계층과 물리적 평탄화

53
00:04:54,004 --> 00:04:57,687
상태를 구분하면 회로와 배선을 비교하기 쉽습니다.

54
00:04:58,604 --> 00:05:05,498
계층 가져오기에서는 원본 프로젝트와 셀을 고르고 연결할 핀을 확인합니다.

55
00:05:05,523 --> 00:05:11,948
적용 전에 추가될 도형, 경계와 겹침을 미리 보세요. 미리보기는 실제

56
00:05:11,973 --> 00:05:18,146
추출 연결의 통과를 의미하지 않습니다. 가져온 셀을 배선하고 나면 디자인

57
00:05:18,171 --> 00:05:22,460
룰과 회로 일치, 기생 성분과 동작을 다시 확인해야 합니다.

58
00:05:23,372 --> 00:05:31,336
설계 프로젝트와 지디에스, 오아시스 파일을 함께 보관하세요. 프로젝트

59
00:05:31,361 --> 00:05:36,826
파일은 회로와 조건을 편집할 때, 마스크 파일은 다른 도구와 레이아웃을

60
00:05:36,851 --> 00:05:43,635
교환할 때 씁니다. 포트 목록과 공정 버전, 회로 파일, 디자인 룰과

61
00:05:43,660 --> 00:05:48,445
회로 비교 보고서, 기생 회로와 전후 파형을 같은 설계 버전으로 묶어

62
00:05:48,470 --> 00:05:49,087
보관합니다.

63
00:05:50,003 --> 00:05:54,029
공개 공정 규칙을 통과한 참조 셀과 파운드리 제조 승인은 별도

64
00:05:54,054 --> 00:06:00,387
단계입니다. 칩 전체의 밀도와 안테나, 패드와 정전기 보호, 전원

65
00:06:00,412 --> 00:06:06,725
무결성과 타이밍을 추가로 검토해야 합니다. 이 라이브러리는 편집과

66
00:06:06,750 --> 00:06:14,067
재사용이 가능한 물리 출발점입니다. 실제 제조에 쓰려면 해당 파운드리의

67
00:06:14,092 --> 00:06:16,345
인계 절차와 최종 규칙을 따라야 합니다.