v0.27.0 안내 · 작업 흐름
DRC → LVS → PEX · 실제 물리 검사
각 단계의 의미·결과 파일·위반 위치를 따로 검토합니다.
학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.
시작 전에
- 실제 도형·reference 회로·PDK deck
- Magic·Netgen 등 필요한 실제 도구
따라 하기
작은 CMOS 셀의 편집 프로젝트를 새로 가져옵니다. 현재 revision과 실제 layout·reference SPICE를 확인합니다.
DRC를 실행합니다. 완료 상태·deck·marker 수와 좌표를 읽고 실제 레이어에서 위반을 수정합니다.
LVS를 실행합니다. layout 추출과 reference의 device·W/L·ports를 비교하고 불일치 원문을 확인합니다.
PEX를 실행합니다. 실제 추출 R/C 수·netlist·quality/reduction 보고서를 확인합니다.
post-layout을 실행하고 같은 조건의 pre-layout과 비교합니다. 하나의 PASS를 다른 단계에 전파하지 않습니다.
확인할 결과와 한계
- 빈 레이아웃은 물리 검증 대상이 아닙니다. deck·run·revision별 결과를 확인합니다.
- 공개 deck의 DRC/LVS/PEX는 foundry signoff, density/antenna/ESD/EMIR/timing closure를 보장하지 않습니다.
막혔을 때
- DRC 위반 수정 뒤 revision이 바뀌면 LVS/PEX/post를 다시 실행합니다.
- PEX 음수/비정상 R/C를 삭제해 통과시키지 않습니다. 원문과 실패를 보존합니다.