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ResistorPrecision Workbench

v0.27.0 안내 · 설계 블록 실습

4비트 ripple-carry 가산기

512개 조합과 carry chain·overflow를 봅니다. 한 bit 지연만 전체 timing closure로 해석하지 않습니다.

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학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.

시작 전에

따라 하기

  1. 가산기·CPU에서 이 회로를 선택해 새 프로젝트를 생성합니다. 아래 원본 ZIP이 있으면 열기 → 프로젝트 가져오기로 시작할 수 있습니다.

  2. 회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.

  3. FA 네 단 ripple-carry와 A[3:0]/B[3:0]/CIN을 엽니다.

  4. 지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.

  5. 512개 조합과 carry chain·overflow를 봅니다. 한 bit 지연만 전체 timing closure로 해석하지 않습니다.

  6. 한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.

포트·기본값·필요한 블록

회로 ID: adder4 · 지원 해석: tran

포트연결 기준
A0원본 subckt/graph의 핀 순서·역할 확인
A1원본 subckt/graph의 핀 순서·역할 확인
A2원본 subckt/graph의 핀 순서·역할 확인
A3원본 subckt/graph의 핀 순서·역할 확인
B0원본 subckt/graph의 핀 순서·역할 확인
B1원본 subckt/graph의 핀 순서·역할 확인
B2원본 subckt/graph의 핀 순서·역할 확인
B3원본 subckt/graph의 핀 순서·역할 확인
CIN원본 subckt/graph의 핀 순서·역할 확인
S0원본 subckt/graph의 핀 순서·역할 확인
S1원본 subckt/graph의 핀 순서·역할 확인
S2원본 subckt/graph의 핀 순서·역할 확인
S3원본 subckt/graph의 핀 순서·역할 확인
COUT원본 subckt/graph의 핀 순서·역할 확인
VPWR원본 subckt/graph의 핀 순서·역할 확인
VGND원본 subckt/graph의 핀 순서·역할 확인

회로 생성 화면과 아래 기록의 실제 파라미터를 확인합니다.

직접 의존 셀

실제 회로의 모든 하위 셀

셀 이름포트직접 소자 수내부 block 참조
INVA, Y, VPWR, VGND2
NAND2A0, A1, Y, VPWR, VGND4
XOR2A, B, Y, VPWR, VGND4NAND2
AND2A, B, Y, VPWR, VGND2NAND2, INV
MUX2A, B, S, Y, VPWR, VGND5INV
FAA, B, CIN, SUM, COUT, VPWR, VGND9NAND2
ADD4A0, A1, A2, A3, B0, B1, B2, B3, CIN, S0, S1, S2, S3, COUT, VPWR, VGND4FA
DFFD, CLK, Q, VPWR, VGND13INV

실제 실행 기록 · source와 조건별로

이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.

adder4/default · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 d2472261e1c74dad891c8e16e7be02f8

단계실행 상태기준 판정run ID
precompletedpass37ecded56eac49468209b3bba08651da

pre · 원본 결과 설명

Actual ngspice tran: 60994 samples.; adder4 truth 512/512

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문값
analysistran
x_units
x_labeltime
cornertt
temperature_C27
supply_V1.8
post_layoutfalse
samples60994
solverKLU
A0_min0
A0_max1.8
A1_min0
A1_max1.8
A2_min0
A2_max1.8
A3_min0
A3_max1.8
B0_min0
B0_max1.8
B1_min0
B1_max1.8
B2_min0
B2_max1.8
B3_min0
B3_max1.8
CIN_min0
CIN_max1.8
S0_min-0.0729242773
S0_max1.86175224
S1_min-0.0464616827
S1_max1.8574408
S2_min-0.0331540519
S2_max1.86488003
S3_min-0.0544760278
S3_max1.86806257
COUT_min-0.0265071631
COUT_max1.85427389
supply_current_min-0.0000325229183
supply_current_max0.000637575136
current_flow_statusavailable_partial
unit_kindadder4
truth_cases512
truth_passed512
truth_statuspass
metric_sourceactual-ngspice-input-and-output-samples

확인할 결과와 한계

막혔을 때

원문과 재현 자료

지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · 편집 프로젝트 ZIP

다음 실습

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