v0.27.0 안내 · 설계 블록 실습
1비트 전가산기 · 9 NAND2
8개 조합의 SUM·COUT을 독립 expected와 비교합니다. 실제 physical core 조건의 RC test를 별도로 실행합니다.
학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.
시작 전에
- 실제 로컬 ngspice·공개 SKY130 모델
- 물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구
따라 하기
가산기·CPU에서 이 회로를 선택해 새 프로젝트를 생성합니다. 아래 원본 ZIP이 있으면 열기 → 프로젝트 가져오기로 시작할 수 있습니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
A/B/CIN과 9 NAND2 계층을 엽니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
8개 조합의 SUM·COUT을 독립 expected와 비교합니다. 실제 physical core 조건의 RC test를 별도로 실행합니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.
포트·기본값·필요한 블록
회로 ID: full_adder · 지원 해석: tran
| 포트 | 연결 기준 |
|---|---|
| A | 원본 subckt/graph의 핀 순서·역할 확인 |
| B | 원본 subckt/graph의 핀 순서·역할 확인 |
| CIN | 원본 subckt/graph의 핀 순서·역할 확인 |
| SUM | 원본 subckt/graph의 핀 순서·역할 확인 |
| COUT | 원본 subckt/graph의 핀 순서·역할 확인 |
| VPWR | 원본 subckt/graph의 핀 순서·역할 확인 |
| VGND | 원본 subckt/graph의 핀 순서·역할 확인 |
회로 생성 화면과 아래 기록의 실제 파라미터를 확인합니다.
직접 의존 셀
- NAND2
실제 회로의 모든 하위 셀
| 셀 이름 | 포트 | 직접 소자 수 | 내부 block 참조 |
|---|---|---|---|
| INV | A, Y, VPWR, VGND | 2 | |
| NAND2 | A0, A1, Y, VPWR, VGND | 4 | |
| XOR2 | A, B, Y, VPWR, VGND | 4 | NAND2 |
| AND2 | A, B, Y, VPWR, VGND | 2 | NAND2, INV |
| MUX2 | A, B, S, Y, VPWR, VGND | 5 | INV |
| FA | A, B, CIN, SUM, COUT, VPWR, VGND | 9 | NAND2 |
| ADD4 | A0, A1, A2, A3, B0, B1, B2, B3, CIN, S0, S1, S2, S3, COUT, VPWR, VGND | 4 | FA |
| DFF | D, CLK, Q, VPWR, VGND | 13 | INV |
실제 실행 기록 · source와 조건별로
이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.
full_adder/default · source 9eb7adb9a008 · 실제 과거 실행
원본 기록 JSON · 프로젝트 d8262193d0804ebc8488fc35c81fe3a9
| 단계 | 실행 상태 | 기준 판정 | run ID |
|---|---|---|---|
| pre | completed | pass | e36b1faad23d4f9eba7a7c721aab5248 |
pre · 원본 결과 설명
Actual ngspice tran: 929 samples.; full_adder truth 8/8
결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.
| 측정 이름·단위 원문 | 값 |
|---|---|
| analysis | tran |
| x_unit | s |
| x_label | time |
| corner | tt |
| temperature_C | 27 |
| supply_V | 1.8 |
| post_layout | false |
| samples | 929 |
| solver | KLU |
| A_min | 0 |
| A_max | 1.8 |
| B_min | 0 |
| B_max | 1.8 |
| CIN_min | 0 |
| CIN_max | 1.8 |
| SUM_min | -0.0291926507 |
| SUM_max | 1.86156842 |
| COUT_min | -0.0338832659 |
| COUT_max | 1.84178011 |
| supply_current_min | -0.0000325215077 |
| supply_current_max | 0.000188433796 |
| current_flow_status | available |
| unit_kind | full_adder |
| truth_cases | 8 |
| truth_passed | 8 |
| truth_status | pass |
| metric_source | actual-ngspice-input-and-output-samples |
확인할 결과와 한계
- 공개 SKY130 참조 회로입니다. 기록된 조건·단계의 실행을 확인하고 새 프로젝트에서 다시 검증합니다. 제조 승인과 전체 PVT/timing closure는 별도입니다.
- 아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.
막혔을 때
- 미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
- 레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
- 디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.
원문과 재현 자료
지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · 편집 프로젝트 ZIP