v0.27.0 안내 · 설계 블록 실습
SAR · 128:64:32:16:8:4:2:1 + dummy CDAC
VTOP=VCM−VIN+VREF×trial/256 관계와 charge-retaining 실제 trial 파형을 대조합니다.
학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.
시작 전에
- 실제 로컬 ngspice·공개 SKY130 모델
- 디지털 replay/생성에 Yosys·Icarus/VVP 등 실제 추가 도구
- 물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구
따라 하기
설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 SAR ADC 8개 블록의 SAR · 128:64:32:16:8:4:2:1 + dummy CDAC (sar8_cdac)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
128:64:32:16:8:4:2:1과 dummy, 총 256 unit을 봅니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
VTOP=VCM−VIN+VREF×trial/256 관계와 charge-retaining 실제 trial 파형을 대조합니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.
포트·기본값·필요한 블록
회로 ID: sar8_cdac · 지원 해석: tran
| 포트 | 연결 기준 |
|---|---|
| VIN | 원본 subckt/graph의 핀 순서·역할 확인 |
| VREF | 원본 subckt/graph의 핀 순서·역할 확인 |
| VCM | 원본 subckt/graph의 핀 순서·역할 확인 |
| SAMPLE | 원본 subckt/graph의 핀 순서·역할 확인 |
| TOP | 원본 subckt/graph의 핀 순서·역할 확인 |
| B0 | 원본 subckt/graph의 핀 순서·역할 확인 |
| B1 | 원본 subckt/graph의 핀 순서·역할 확인 |
| B2 | 원본 subckt/graph의 핀 순서·역할 확인 |
| B3 | 원본 subckt/graph의 핀 순서·역할 확인 |
| B4 | 원본 subckt/graph의 핀 순서·역할 확인 |
| B5 | 원본 subckt/graph의 핀 순서·역할 확인 |
| B6 | 원본 subckt/graph의 핀 순서·역할 확인 |
| B7 | 원본 subckt/graph의 핀 순서·역할 확인 |
| VPWR | 원본 subckt/graph의 핀 순서·역할 확인 |
| VGND | 원본 subckt/graph의 핀 순서·역할 확인 |
회로 생성 화면과 아래 기록의 실제 파라미터를 확인합니다.
직접 의존 셀
- INV
- SAR8_TG
- SAR8_BOTTOM
- SAR8_UNIT
실제 회로의 모든 하위 셀
| 셀 이름 | 포트 | 직접 소자 수 | 내부 block 참조 |
|---|---|---|---|
| INV | A, Y, VPWR, VGND | 2 | |
| SAR8_TG | A, Y, EN, ENB, VPWR, VGND | 2 | |
| SAR8_BOTTOM | VIN, VREF, BIT, SAMPLE, SAMPLEB, OUT, VPWR, VGND | 5 | INV, SAR8_TG |
| SAR8_UNIT | TOP, BOTTOM | 1 |
실제 실행 기록 · source와 조건별로
이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.
sar8_cdac/default · source 9eb7adb9a008 · 실제 과거 실행
원본 기록 JSON · 프로젝트 9a93a2032e08488382fae00d8ad187dc
| 단계 | 실행 상태 | 기준 판정 | run ID |
|---|---|---|---|
| pre | completed | pass | db3b3334655649ed9381348154790f7a |
pre · 원본 결과 설명
Actual charge-retaining SAR comparator decisions and RTL/gate replay completed.
결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.
| 측정 이름·단위 원문 | 값 |
|---|---|
| analysis | tran |
| x_unit | s |
| x_label | time |
| output_bits | 8 |
| frames | 11 |
| max_code_error | 0 |
| ambiguous_decisions | 0 |
| rtl_gate_replay_match | true |
| lsb_V | 0.0046875 |
| conversion_s | 0.000018 |
| effective_resolution | not measured |
| 원본 기준 | 판정 | 관측 |
|---|---|---|
| RTL / synthesized gates / CMOS schematic reproduce every native comparator decision and trial | pass | null |
| Comparator logic levels unambiguous at decision edges | pass | null |
| Directed input codes within one LSB | pass | null |
확인할 결과와 한계
- 실제 capacitor charge-retaining ngspice 결정과 디지털 replay입니다. 전체 controller mask/timing·INL/DNL·ENOB·noise/yield는 미검증입니다.
- 아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.
막혔을 때
- 미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
- 레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
- 디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.
원문과 재현 자료
지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · SAR 전체 계층·물리 예제