v0.27.0 안내 · 설계 블록 실습

SAR · 합성 SAR 제어·code/valid 레지스터

MSB→LSB trial·CODE·VALID가 실제 simulated COMP 기록과 동일한지 replay합니다. full controller transistor timing은 미실행입니다.

학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.

시작 전에

설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 SAR ADC 8개 블록의 SAR · 합성 SAR 제어·code/valid 레지스터 (sar8_controller)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
실제 Yosys RTL/gates와 편집 CMOS graph를 엽니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
MSB→LSB trial·CODE·VALID가 실제 simulated COMP 기록과 동일한지 replay합니다. full controller transistor timing은 미실행입니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.

회로 ID: sar8_controller · 지원 해석: tran

회로 생성 화면과 아래 기록의 실제 파라미터를 확인합니다.

셀 이름	포트	직접 소자 수	내부 block 참조
INV	A, Y, VPWR, VGND	2
AND2	A, B, Y, VPWR, VGND	2	NAND2, INV
NAND2	A0, A1, Y, VPWR, VGND	4
OR2	A, B, Y, VPWR, VGND	2	NOR2, INV
NOR2	A, B, Y, VPWR, VGND	4
DFF	D, CLK, Q, VPWR, VGND	13	INV

이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.

sar8_controller/default · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 d3640911821f4140810c4b2d49d4ffa8

단계	실행 상태	기준 판정	run ID
pre	completed	pass	e52dbfcd6d284a8abd59c9ea72b0f5c5

Actual charge-retaining SAR comparator decisions and RTL/gate replay completed.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

원본 기준	판정	관측
RTL / synthesized gates / CMOS schematic reproduce every native comparator decision and trial	pass	null
Comparator logic levels unambiguous at decision edges	pass	null
Directed input codes within one LSB	pass	null

실제 capacitor charge-retaining ngspice 결정과 디지털 replay입니다. 전체 controller mask/timing·INL/DNL·ENOB·noise/yield는 미검증입니다.
아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.