v0.27.0 안내 · 설계 블록 실습
ΣΔ · 2단 클록 버퍼
입출력 극성과 CLK rail을 모듈레이터 문맥에서 확인합니다. 전체 디지털 MOS timing은 별도입니다.
학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.
시작 전에
- 실제 로컬 ngspice·공개 SKY130 모델
- 디지털 replay/생성에 Yosys·Icarus/VVP 등 실제 추가 도구
- 물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구
따라 하기
설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 시그마델타 ADC 19개 블록의 ΣΔ · 2단 클록 버퍼 (sdm8_clock_buffer)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
2단 inverter clock buffer의 내부 MOS와 CLK nets를 엽니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
입출력 극성과 CLK rail을 모듈레이터 문맥에서 확인합니다. 전체 디지털 MOS timing은 별도입니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.
포트·기본값·필요한 블록
회로 ID: sdm8_clock_buffer · 지원 해석: tran
| 포트 | 연결 기준 |
|---|---|
| CLK | 원본 subckt/graph의 핀 순서·역할 확인 |
| CLK_OUT | 원본 subckt/graph의 핀 순서·역할 확인 |
| VPWR | 원본 subckt/graph의 핀 순서·역할 확인 |
| VGND | 원본 subckt/graph의 핀 순서·역할 확인 |
회로 생성 화면과 아래 기록의 실제 파라미터를 확인합니다.
직접 의존 셀
- INV
실제 회로의 모든 하위 셀
| 셀 이름 | 포트 | 직접 소자 수 | 내부 block 참조 |
|---|---|---|---|
| INV | A, Y, VPWR, VGND | 2 |
| 펼친 primitive | 개수 |
|---|---|
| pmos | 2 |
| nmos | 2 |
실제 실행 기록 · source와 조건별로
이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.
sdm8_clock_buffer/default · source 9eb7adb9a008 · 실제 과거 실행
원본 기록 JSON · 프로젝트 b2b002eff7f543049f3c4a04338b14e6
| 단계 | 실행 상태 | 기준 판정 | run ID |
|---|---|---|---|
| pre | completed | pass | cde0882d43a9429394542af51c2a834c |
pre · 원본 결과 설명
Actual SPICE/RTL ADC co-simulation (sdm8_clock_buffer): 16481 analog samples, 8 output words; ENOB measured only for a coherent sine record.
결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.
| 측정 이름·단위 원문 | 값 |
|---|---|
| analysis | tran |
| x_unit | s |
| x_label | time |
| supply_V | 1.8 |
| corner | tt |
| temperature_C | 27 |
| analog_samples | 16481 |
| sampled_bits | 2059 |
| decimated_frames | 8 |
| output_bits | 8 |
| output_rate_Hz | 3906.25 |
| output_LSB_V | 0.00703125 |
| mean_code | 128 |
| dc_error_LSB | 0 |
| ambiguous_logic_samples | 0 |
| cosimulation | actual ngspice + Icarus RTL + synthesized gates |
| current_flow_status | supply-only; internal device-current overlay not computed |
| ENOB_status | not measured by a DC run; code width is not effective resolution |
| block_context | sdm8_clock_buffer |
| 원본 기준 | 판정 | 관측 |
|---|---|---|
| RTL / synthesized gates / independent integer oracle match | pass | 1 |
| No ambiguous sampled analog logic levels | pass | 0 |
| Decimated frames after two-frame settling | pass | 6 |
| Nominal DC conversion error ≤ 2 LSB (not ENOB) | pass | 0 |
확인할 결과와 한계
- 아날로그 ngspice와 디지털 RTL/gate/IR replay의 연결된 검사 문맥입니다. 전체 디지털 MOS timing·전체 ADC 마스크·모든 잡음/편차/PVT·제조 승인은 별도입니다.
- 아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.
막혔을 때
- 미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
- 레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
- 디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.
원문과 재현 자료
지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · 이 블록 편집 프로젝트 ZIP