v0.27.0 안내 · 설계 블록 실습
ΣΔ · 8비트 시그마델타 ADC · 전체 하위 블록
DC CODE 128과 사인 조건 0.9V±0.6V·183.10546875Hz·66frame 중 64frame FFT를 비교합니다. 기록 ENOB≈7.34bit는 모든 잡음/PVT 인증이 아닙니다.
학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.
시작 전에
- 실제 로컬 ngspice·공개 SKY130 모델
- 디지털 replay/생성에 Yosys·Icarus/VVP 등 실제 추가 도구
- 물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구
따라 하기
설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 시그마델타 ADC 19개 블록의 ΣΔ · 8비트 시그마델타 ADC · 전체 하위 블록 (sigma_delta8)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
1MHz clock·VIN 0.9V와 전체 analog/digital 계층을 엽니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
DC CODE 128과 사인 조건 0.9V±0.6V·183.10546875Hz·66frame 중 64frame FFT를 비교합니다. 기록 ENOB≈7.34bit는 모든 잡음/PVT 인증이 아닙니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.
포트·기본값·필요한 블록
회로 ID: sigma_delta8 · 지원 해석: tran
| 포트 | 연결 기준 |
|---|---|
| VIN | 원본 subckt/graph의 핀 순서·역할 확인 |
| CLK | 원본 subckt/graph의 핀 순서·역할 확인 |
| RESET | 원본 subckt/graph의 핀 순서·역할 확인 |
| BITSTREAM | 원본 subckt/graph의 핀 순서·역할 확인 |
| VCM | 원본 subckt/graph의 핀 순서·역할 확인 |
| BIAS | 원본 subckt/graph의 핀 순서·역할 확인 |
| INT_OUT | 원본 subckt/graph의 핀 순서·역할 확인 |
| CODE0 | 원본 subckt/graph의 핀 순서·역할 확인 |
| CODE1 | 원본 subckt/graph의 핀 순서·역할 확인 |
| CODE2 | 원본 subckt/graph의 핀 순서·역할 확인 |
| CODE3 | 원본 subckt/graph의 핀 순서·역할 확인 |
| CODE4 | 원본 subckt/graph의 핀 순서·역할 확인 |
| CODE5 | 원본 subckt/graph의 핀 순서·역할 확인 |
| CODE6 | 원본 subckt/graph의 핀 순서·역할 확인 |
| CODE7 | 원본 subckt/graph의 핀 순서·역할 확인 |
| VALID | 원본 subckt/graph의 핀 순서·역할 확인 |
| VPWR | 원본 subckt/graph의 핀 순서·역할 확인 |
| VGND | 원본 subckt/graph의 핀 순서·역할 확인 |
| 기본 파라미터 (단위는 이름에 포함) | 카탈로그 값 |
|---|---|
| input_V | 0.9 |
| sine_amplitude_V | 0 |
| sine_frequency_Hz | 61.03515625 |
직접 의존 셀
- SDM8_MODULATOR
- SIGMA_DELTA8_FILTER
실제 회로의 모든 하위 셀
| 셀 이름 | 포트 | 직접 소자 수 | 내부 block 참조 |
|---|---|---|---|
| SDM8_MODULATOR | VIN, CLK, RESET, BITSTREAM, VCM, BIAS, INT_OUT, VPWR, VGND | 9 | SDM8_INPUT_FILTER, SDM8_REFERENCE, SDM8_BIAS, SDM8_CLOCK_BUFFER, INV, SDM8_INTEGRATOR, SDM8_COMPARATOR, SDM8_SAMPLE_LATCH, SDM8_DAC |
| SDM8_INPUT_FILTER | VIN, OUT, VPWR, VGND | 2 | |
| SDM8_REFERENCE | VCM, VPWR, VGND | 3 | |
| SDM8_BIAS | BIAS, VPWR, VGND | 2 | |
| SDM8_CLOCK_BUFFER | CLK, CLK_OUT, VPWR, VGND | 2 | INV |
| INV | A, Y, VPWR, VGND | 2 | |
| SDM8_INTEGRATOR | VIN, DACB, VCM, BIAS, OUT, RESET, RESETB, VPWR, VGND | 5 | SDM8_OTA, SDM8_RESET_SWITCH |
| SDM8_OTA | INP, INN, BIAS, OUT, VPWR, VGND | 5 | SDM8_OTA_FIRST |
| SDM8_OTA_FIRST | INP, INN, BIAS, OUT, VPWR, VGND | 5 | |
| SDM8_RESET_SWITCH | RESET, RESETB, VCM, SUM, OUT, VPWR, VGND | 4 | |
| SDM8_COMPARATOR | INP, INN, BIAS, OUT, VPWR, VGND | 9 | PREAMP |
| PREAMP | INP, INN, BIAS, OUT, VPWR, VGND | 5 | |
| SDM8_SAMPLE_LATCH | D, CLK, RESET, Q, VPWR, VGND | 2 | MUX2, DFF |
| MUX2 | A, B, S, Y, VPWR, VGND | 5 | INV |
| DFF | D, CLK, Q, VPWR, VGND | 13 | INV |
| SDM8_DAC | BITSTREAM, DACB, VPWR, VGND | 1 | INV |
| SIGMA_DELTA8_FILTER | CLK, RESET, BIT_IN, CODE0, CODE1, CODE2, CODE3, CODE4, CODE5, CODE6, CODE7, VALID, VPWR, VGND | 6 | SDM8_CIC_COMBS, SDM8_RESET_SYNC, SDM8_FRAME_COUNTER, SDM8_CIC_INTEGRATORS, SDM8_OUTPUT_REGISTER, SDM8_SCALE_SATURATE |
| SDM8_CIC_COMBS | CLK, RESET, ENABLE, SUM0, SUM1, SUM2, SUM3, SUM4, SUM5, SUM6, SUM7, SUM8, SUM9, SUM10, SUM11, SUM12, SUM13, SUM14, SUM15, SUM16, FILTERED0, FILTERED1, FILTERED2, FILTERED3, FILTERED4, FILTERED5, FILTERED6, FILTERED7, FILTERED8, FILTERED9, FILTERED10, FILTERED11, FILTERED12, FILTERED13, FILTERED14, FILTERED15, FILTERED16, VPWR, VGND | 341 | INV, AND2, OR2, XOR2, MUX2, DFF_N |
| AND2 | A, B, Y, VPWR, VGND | 2 | NAND2, INV |
| NAND2 | A0, A1, Y, VPWR, VGND | 4 | |
| OR2 | A, B, Y, VPWR, VGND | 2 | NOR2, INV |
| NOR2 | A, B, Y, VPWR, VGND | 4 | |
| XOR2 | A, B, Y, VPWR, VGND | 4 | NAND2 |
| DFF_N | D, CLK, Q, VPWR, VGND | 2 | INV, DFF |
| SDM8_RESET_SYNC | CLK, RESET, RESET_INTERNAL, VPWR, VGND | 3 | OR2, DFF_N |
| SDM8_FRAME_COUNTER | CLK, RESET, LAST_SAMPLE, VPWR, VGND | 51 | INV, OR2, AND2, DFF_N |
| SDM8_CIC_INTEGRATORS | CLK, RESET, BIT_IN, NEXT_SUM0, NEXT_SUM1, NEXT_SUM2, NEXT_SUM3, NEXT_SUM4, NEXT_SUM5, NEXT_SUM6, NEXT_SUM7, NEXT_SUM8, NEXT_SUM9, NEXT_SUM10, NEXT_SUM11, NEXT_SUM12, NEXT_SUM13, NEXT_SUM14, NEXT_SUM15, NEXT_SUM16, VPWR, VGND | 184 | INV, AND2, XOR2, OR2, DFF_N |
| SDM8_OUTPUT_REGISTER | CLK, RESET, ENABLE, CODE_IN0, CODE_IN1, CODE_IN2, CODE_IN3, CODE_IN4, CODE_IN5, CODE_IN6, CODE_IN7, CODE0, CODE1, CODE2, CODE3, CODE4, CODE5, CODE6, CODE7, VALID, VPWR, VGND | 27 | INV, AND2, MUX2, DFF_N |
| SDM8_SCALE_SATURATE | FILTERED0, FILTERED1, FILTERED2, FILTERED3, FILTERED4, FILTERED5, FILTERED6, FILTERED7, FILTERED8, FILTERED9, FILTERED10, FILTERED11, FILTERED12, FILTERED13, FILTERED14, FILTERED15, FILTERED16, CODE0, CODE1, CODE2, CODE3, CODE4, CODE5, CODE6, CODE7, VPWR, VGND | 8 | OR2 |
| 펼친 primitive | 개수 |
|---|---|
| resistor | 7 |
| capacitor | 4 |
| nmos | 2958 |
| pmos | 2955 |
실제 실행 기록 · source와 조건별로
이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.
sigma_delta8/default · source 9eb7adb9a008 · 실제 과거 실행
원본 기록 JSON · 프로젝트 523990243a18492fb4489f91610929e3
실행 파라미터
| 이름 | 값 |
|---|---|
| input_V | 0.9 |
| sine_amplitude_V | 0 |
| sine_frequency_Hz | 61.03515625 |
| 단계 | 실행 상태 | 기준 판정 | run ID |
|---|---|---|---|
| pre | completed | pass | c0038834195c4209a83c484324b33e14 |
pre · 원본 결과 설명
Actual SPICE/RTL ADC co-simulation (sigma_delta8): 16481 analog samples, 8 output words; ENOB measured only for a coherent sine record.
결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.
| 측정 이름·단위 원문 | 값 |
|---|---|
| analysis | tran |
| x_unit | s |
| x_label | time |
| supply_V | 1.8 |
| corner | tt |
| temperature_C | 27 |
| analog_samples | 16481 |
| sampled_bits | 2059 |
| decimated_frames | 8 |
| output_bits | 8 |
| output_rate_Hz | 3906.25 |
| output_LSB_V | 0.00703125 |
| mean_code | 128 |
| dc_error_LSB | 0 |
| ambiguous_logic_samples | 0 |
| cosimulation | actual ngspice + Icarus RTL + synthesized gates |
| current_flow_status | supply-only; internal device-current overlay not computed |
| ENOB_status | not measured by a DC run; code width is not effective resolution |
| block_context | sigma_delta8 |
| 원본 기준 | 판정 | 관측 |
|---|---|---|
| RTL / synthesized gates / independent integer oracle match | pass | 1 |
| No ambiguous sampled analog logic levels | pass | 0 |
| Decimated frames after two-frame settling | pass | 6 |
| Nominal DC conversion error ≤ 2 LSB (not ENOB) | pass | 0 |
확인할 결과와 한계
- 아날로그 ngspice와 디지털 RTL/gate/IR replay의 연결된 검사 문맥입니다. 전체 디지털 MOS timing·전체 ADC 마스크·모든 잡음/편차/PVT·제조 승인은 별도입니다.
- 아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.
막혔을 때
- 미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
- 레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
- 디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.
원문과 재현 자료
지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · 이 블록 편집 프로젝트 ZIP