v0.27.0 안내 · 설계 블록 실습

AND2 · 직접 만든 CMOS 기본 셀

Y=A∧B의 네 조합과 두 단계 지연을 봅니다. 부하 조건을 변경하면 같은 테스트를 다시 실행합니다.

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학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.

시작 전에

실제 로컬 ngspice·공개 SKY130 모델
물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구

따라 하기

설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 기본 CMOS 셀의 AND2 · 직접 만든 CMOS 기본 셀 (cell_and2)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
NAND2와 출력 inverter 계층을 엽니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
Y=A∧B의 네 조합과 두 단계 지연을 봅니다. 부하 조건을 변경하면 같은 테스트를 다시 실행합니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.

포트·기본값·필요한 블록

회로 ID: cell_and2 · 지원 해석: tran

포트	연결 기준
A	원본 subckt/graph의 핀 순서·역할 확인
B	원본 subckt/graph의 핀 순서·역할 확인
Y	원본 subckt/graph의 핀 순서·역할 확인
VPWR	원본 subckt/graph의 핀 순서·역할 확인
VGND	원본 subckt/graph의 핀 순서·역할 확인

기본 파라미터 (단위는 이름에 포함)	카탈로그 값
drive_scale	1
input_slew_ns	0.1

직접 의존 셀

NAND2
INV

실제 회로의 모든 하위 셀

셀 이름	포트	직접 소자 수	내부 block 참조
INV	A, Y, VPWR, VGND	2
NAND2	A0, A1, Y, VPWR, VGND	4
XOR2	A, B, Y, VPWR, VGND	4	NAND2
AND2	A, B, Y, VPWR, VGND	2	NAND2, INV
MUX2	A, B, S, Y, VPWR, VGND	5	INV
FA	A, B, CIN, SUM, COUT, VPWR, VGND	9	NAND2
ADD1	A0, B0, CIN, S0, COUT, VPWR, VGND	1	FA
DFF	D, CLK, Q, VPWR, VGND	13	INV
NOR2	A, B, Y, VPWR, VGND	4
OR2	A, B, Y, VPWR, VGND	2	NOR2, INV
XNOR2	A, B, Y, VPWR, VGND	2	XOR2, INV

실제 실행 기록 · source와 조건별로

이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.

cell_and2/default · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 7018c72749544340b1ecde3ba8c70048

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	0.1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	8c9299db568744c9bb92f38ab080a7c8
drc	completed	pass	c25790d167cb4e9d9f6148c0c202e701
lvs	completed	pass	7baff891301c4dd298a98b445fe21651
pex	completed	pass	98cefc0e62a2466193a76dd4bd686844
post	completed	pass	7f3caaa6ce234c349ff7a764c43acff5

pre · 원본 결과 설명

Actual ngspice tran: 60074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	60074
solver	KLU
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.06681525658791913
Y_max	1.8746543436585708
supply_current_min	-0.000019168207531981634
supply_current_max	0.00009305512082548344
current_flow_status	available
template_id	cell_and2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[2.723306221085013e-9,2.723306511138558e-9]
input [1, 0] → 0	pass	[2.7376714129091826e-9,2.7832426488491784e-9]
input [0, 1] → 0	pass	[2.7159178713435374e-9,2.848535151440365e-9]
input [1, 1] → 1	pass	[1.799999989167461,1.7999999895564895]
Every sensitized timing arc observed and settles	pass	4

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 435 resistors, 61 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

post · 원본 결과 설명

Actual ngspice tran: 60074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	60074
solver	KLU
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.12041980174669138
Y_max	1.9115314868720084
supply_current_min	-0.000025366764945714112
supply_current_max	0.00013110400787457726
current_flow_status	available_partial
template_id	cell_and2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[3.4159079787916167e-9,3.415909711404424e-9]
input [1, 0] → 0	pass	[1.5542190242607665e-8,2.3684919683595456e-8]
input [0, 1] → 0	pass	[3.4067276060614256e-9,3.4252642859477635e-9]
input [1, 1] → 1	pass	[1.799999988042719,1.7999999880594766]
Every sensitized timing arc observed and settles	pass	4

cell_and2/ss · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 43179e62f57346aca59b5af6d992a441

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	d0e09019ddfb442aac5d153713d784a7

pre · 원본 결과 설명

Actual ngspice tran: 6074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	ss
temperature_C	125
supply_V	1.6
post_layout	false
samples	6074
solver	SPARSE 1.3
A_min	0
A_max	1.6
B_min	0
B_max	1.6
Y_min	-0.008048326744717955
Y_max	1.6087764376675469
supply_current_min	-0.0000018148628306915993
supply_current_max	0.00004918747505528592
current_flow_status	available
template_id	cell_and2
layout_status	not-generated
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[5.869205507019748e-9,5.869205507019748e-9]
input [1, 0] → 0	pass	[6.010733208036689e-9,6.166478013977517e-9]
input [0, 1] → 0	pass	[5.834013072983368e-9,5.9044128614127445e-9]
input [1, 1] → 1	pass	[1.5999999675683045,1.5999999676372119]
Every sensitized timing arc observed and settles	pass	4

cell_and2/ff · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 21b4af60d202434fbba189c248bca747

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	eb9a1f44936a46729d33a87fe6209bd0

pre · 원본 결과 설명

Actual ngspice tran: 6081 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	ff
temperature_C	-40
supply_V	1.8
post_layout	false
samples	6081
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.006036959378146004
Y_max	1.8068288798155756
supply_current_min	-0.0000029079340557319755
supply_current_max	0.00011918794340638056
current_flow_status	available
template_id	cell_and2
layout_status	not-generated
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[1.6872095560949152e-9,1.6872095560949152e-9]
input [1, 0] → 0	pass	[1.6877995390185419e-9,1.7099686831431593e-9]
input [0, 1] → 0	pass	[1.6306990219955297e-9,1.7444302634339603e-9]
input [1, 1] → 1	pass	[1.7999999874851886,1.7999999968318767]
Every sensitized timing arc observed and settles	pass	4

cell_and2 · source 28ec63f0bc2b · 실제 과거 실행

원본 기록 JSON · 프로젝트 b5939cf72bf94802a9c8606547e4e40b

단계	실행 상태	기준 판정	run ID
drc	completed	pass	13a9c4592f174758bb74ee44514f0a09
lvs	completed	pass	5c12dadbbd0043219fca504a75c8302f
pex	completed	pass	4466d4c9aed944ab81c2892327ecf94f
pre	completed	pass	d363189d366f48febffe175c1e6b85f3
post	completed	pass	40f5b429950c4814a132183c0bec4c0f

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 435 resistors, 47 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pre · 원본 결과 설명

Actual ngspice tran: 2027 samples.; reference criteria 4/4

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	2027
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.02855677465209823
Y_max	1.80550320288578
supply_current_min	-0.000019669602864910707
supply_current_max	0.00009120574305736956
current_flow_status	available
template_id	cell_and2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[2.7233063547293934e-9,2.7233064067710977e-9]
input [1, 0] → 0	pass	[-6.556816051911385e-9,1.2323615902060103e-8]
input [0, 1] → 0	pass	[-1.9407655729025697e-8,2.533907014073966e-8]
input [1, 1] → 1	pass	[1.799998871482728,1.8000009188573955]

post · 원본 결과 설명

Actual ngspice tran: 2027 samples.; reference criteria 4/4

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	2027
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.08333164343908533
Y_max	1.8000079152112418
supply_current_min	-0.000025994122381546407
supply_current_max	0.00007939309005456792
current_flow_status	available_partial
template_id	cell_and2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[3.4157887325495855e-9,3.415818933896914e-9]
input [1, 0] → 0	pass	[1.340071182981214e-7,2.1877848352743384e-7]
input [0, 1] → 0	pass	[-7.143610417888228e-8,7.881771981626805e-8]
input [1, 1] → 1	pass	[1.7999998242798432,1.8000001517602935]

확인할 결과와 한계

기본 CMOS 참조 셀입니다. 선택 drive/slew/load의 실제 특성표는 완전한 HD standard-cell/Liberty/STA 라이브러리가 아닙니다.
아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.

막혔을 때

미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.

원문과 재현 자료

지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · v0.17 실제 물리 프로젝트 · 14종 물리 레퍼런스·파형

다음 실습

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