v0.27.0 안내 · 설계 블록 실습

MUX2 · 직접 만든 CMOS 기본 셀

Y=S?D1:D0를 실제 입력 조합으로 검사합니다. select 전환의 settling/전압 중간 구간을 봅니다.

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학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.

시작 전에

실제 로컬 ngspice·공개 SKY130 모델
물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구

따라 하기

설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 기본 CMOS 셀의 MUX2 · 직접 만든 CMOS 기본 셀 (cell_mux2)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
D0/D1/S와 내부 전송 게이트를 확인합니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
Y=S?D1:D0를 실제 입력 조합으로 검사합니다. select 전환의 settling/전압 중간 구간을 봅니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.

포트·기본값·필요한 블록

회로 ID: cell_mux2 · 지원 해석: tran

포트	연결 기준
A	원본 subckt/graph의 핀 순서·역할 확인
B	원본 subckt/graph의 핀 순서·역할 확인
S	원본 subckt/graph의 핀 순서·역할 확인
Y	원본 subckt/graph의 핀 순서·역할 확인
VPWR	원본 subckt/graph의 핀 순서·역할 확인
VGND	원본 subckt/graph의 핀 순서·역할 확인

기본 파라미터 (단위는 이름에 포함)	카탈로그 값
drive_scale	1
input_slew_ns	0.1

직접 의존 셀

실제 회로의 모든 하위 셀

셀 이름	포트	직접 소자 수	내부 block 참조
INV	A, Y, VPWR, VGND	2
NAND2	A0, A1, Y, VPWR, VGND	4
XOR2	A, B, Y, VPWR, VGND	4	NAND2
AND2	A, B, Y, VPWR, VGND	2	NAND2, INV
MUX2	A, B, S, Y, VPWR, VGND	5	INV
FA	A, B, CIN, SUM, COUT, VPWR, VGND	9	NAND2
ADD1	A0, B0, CIN, S0, COUT, VPWR, VGND	1	FA
DFF	D, CLK, Q, VPWR, VGND	13	INV
NOR2	A, B, Y, VPWR, VGND	4
OR2	A, B, Y, VPWR, VGND	2	NOR2, INV
XNOR2	A, B, Y, VPWR, VGND	2	XOR2, INV

실제 실행 기록 · source와 조건별로

이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.

cell_mux2/default · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 bce0f7b5e11d452681d65149db71f82a

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	0.1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	e318aba06de94ae1b8f78ac926d37c23
drc	completed	pass	f69e5f97df3f4125bcedd79e41782c7e
lvs	completed	pass	4cb290bbbf3d4e6599632956222afed1
pex	completed	pass	18392149755d42748f0c978b75f98238
post	completed	pass	ae26632d3a6b475db5f900e28538baf3

pre · 원본 결과 설명

Actual ngspice tran: 160194 samples.; reference criteria 9/9

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	160194
solver	KLU
A_min	0
A_max	1.8
B_min	0
B_max	1.8
S_min	0
S_max	1.8
Y_min	-0.030531181735166425
Y_max	1.854369745005632
supply_current_min	-0.00003823434842987404
supply_current_max	0.0000946242632428142
current_flow_status	available
template_id	cell_mux2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	8
truth_passed	8

원본 기준	판정	관측
input [0, 0, 0] → 0	pass	[4.531008695591104e-9,4.531008707629506e-9]
input [1, 0, 0] → 1	pass	[1.7999999790851329,1.799999979169459]
input [0, 1, 0] → 0	pass	[4.517145134727588e-9,5.9186628366842955e-9]
input [1, 1, 0] → 1	pass	[1.79999997996777,1.7999999800446698]
input [0, 0, 1] → 0	pass	[3.7989547953221144e-9,6.461235831068081e-9]
input [1, 0, 1] → 0	pass	[4.680258314871551e-9,4.707184212786349e-9]
input [0, 1, 1] → 1	pass	[1.7999999790794827,1.7999999791655903]
input [1, 1, 1] → 1	pass	[1.7999999799973028,1.7999999800056328]
Every sensitized timing arc observed and settles	pass	12

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 437 resistors, 77 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

post · 원본 결과 설명

Actual ngspice tran: 160194 samples.; reference criteria 9/9

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	160194
solver	KLU
A_min	0
A_max	1.8
B_min	0
B_max	1.8
S_min	0
S_max	1.8
Y_min	-0.15232054683367793
Y_max	2.0155492202453256
supply_current_min	-0.00005319575763056792
supply_current_max	0.00014423721740119204
current_flow_status	available_partial
template_id	cell_mux2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	8
truth_passed	8

원본 기준	판정	관측
input [0, 0, 0] → 0	pass	[5.680091570922817e-9,5.680091802662323e-9]
input [1, 0, 0] → 1	pass	[1.7999999765552086,1.7999999765596997]
input [0, 1, 0] → 0	pass	[5.858532280554186e-9,5.901076499098751e-9]
input [1, 1, 0] → 1	pass	[1.7999999775478033,1.799999977549991]
input [0, 0, 1] → 0	pass	[5.691711048543739e-9,5.7271925962125145e-9]
input [1, 0, 1] → 0	pass	[5.882463363348632e-9,5.888302545598202e-9]
input [0, 1, 1] → 1	pass	[1.7999999765466355,1.799999976566824]
input [1, 1, 1] → 1	pass	[1.7999999775457396,1.7999999775519846]
Every sensitized timing arc observed and settles	pass	12

cell_mux2/ss · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 3f1902aed26841b99d72e50cffbb03b9

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	560ae061f0754a2d95833b6cde801a69

pre · 원본 결과 설명

Actual ngspice tran: 16194 samples.; reference criteria 9/9

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	ss
temperature_C	125
supply_V	1.6
post_layout	false
samples	16194
solver	SPARSE 1.3
A_min	0
A_max	1.6
B_min	0
B_max	1.6
S_min	0
S_max	1.6
Y_min	-0.004402739804772718
Y_max	1.6071350857662778
supply_current_min	-0.000003664411412140911
supply_current_max	0.000014586013621468996
current_flow_status	available
template_id	cell_mux2
layout_status	not-generated
metric_source	actual-ngspice-samples
truth_cases	8
truth_passed	8

원본 기준	판정	관측
input [0, 0, 0] → 0	pass	[8.75721433342134e-9,8.757214355501262e-9]
input [1, 0, 0] → 1	pass	[1.599999947097014,1.5999999473112998]
input [0, 1, 0] → 0	pass	[1.3163913352538428e-8,1.6007949514871284e-8]
input [1, 1, 0] → 1	pass	[1.5999999678274817,1.5999999680373111]
input [0, 0, 1] → 0	pass	[4.310172632709585e-9,1.4660748933536009e-8]
input [1, 0, 1] → 0	pass	[1.4206573267372125e-8,1.4242820540398978e-8]
input [0, 1, 1] → 1	pass	[1.599999947124003,1.599999947284233]
input [1, 1, 1] → 1	pass	[1.5999999678762904,1.599999967988445]
Every sensitized timing arc observed and settles	pass	12

cell_mux2/ff · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 c7e9cff4825944118e2391d58212ea87

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	061371c3d89a4924a7eaa12f3f457c1d

pre · 원본 결과 설명

Actual ngspice tran: 16200 samples.; reference criteria 9/9

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	ff
temperature_C	-40
supply_V	1.8
post_layout	false
samples	16200
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
S_min	0
S_max	1.8
Y_min	-0.009891976223167837
Y_max	1.8043933875507416
supply_current_min	-0.000006491522593202181
supply_current_max	0.000021693074647388677
current_flow_status	available
template_id	cell_mux2
layout_status	not-generated
metric_source	actual-ngspice-samples
truth_cases	8
truth_passed	8

원본 기준	판정	관측
input [0, 0, 0] → 0	pass	[2.6887774403060494e-9,2.6887774454958385e-9]
input [1, 0, 0] → 1	pass	[1.7999999821553536,1.799999984870487]
input [0, 1, 0] → 0	pass	[2.650419539288994e-9,2.789003338366949e-9]
input [1, 1, 0] → 1	pass	[1.799999982308902,1.799999985026184]
input [0, 0, 1] → 0	pass	[-1.7027586766721216e-9,7.649501694401867e-9]
input [1, 0, 1] → 0	pass	[2.698089847215666e-9,2.7227155282403408e-9]
input [0, 1, 1] → 1	pass	[1.7999999807274192,1.7999999857278886]
input [1, 1, 1] → 1	pass	[1.7999999847299473,1.7999999847968295]
Every sensitized timing arc observed and settles	pass	12

cell_mux2 · source 28ec63f0bc2b · 실제 과거 실행

원본 기록 JSON · 프로젝트 6ad0825438f34b10bc42340184b6aafc

단계	실행 상태	기준 판정	run ID
drc	completed	pass	63e3e23e5b44407a80cbae8d560d6250
lvs	completed	pass	53b5aa192f064ab684c556da8c0333d1
pex	completed	pass	933c762012d842898de2fccdb2679320
pre	completed	pass	f76116f25def4fd4a995bebb61d4feda
post	completed	pass	d823361f7ed541aab41e508742c92664

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 437 resistors, 77 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pre · 원본 결과 설명

Actual ngspice tran: 4056 samples.; reference criteria 8/8

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	4056
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
S_min	0
S_max	1.8
Y_min	-0.026705692138846368
Y_max	1.8003142630205802
supply_current_min	-0.00001921784506671992
supply_current_max	0.00002536135919357224
current_flow_status	available
template_id	cell_mux2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	8
truth_passed	8

원본 기준	판정	관측
input [0, 0, 0] → 0	pass	[4.531008624112097e-9,4.531008736104071e-9]
input [1, 0, 0] → 1	pass	[1.799999855358303,1.8000000556858504]
input [0, 1, 0] → 0	pass	[-0.000002786334096406947,0.0000028850817933054715]
input [1, 1, 0] → 1	pass	[1.7999998551446028,1.8000000575548838]
input [0, 0, 1] → 0	pass	[-0.000002260656264257169,0.0000023853343163215704]
input [1, 0, 1] → 0	pass	[2.5992301996852354e-9,6.933093074076321e-9]
input [0, 1, 1] → 1	pass	[1.7999996300556311,1.8000002573277218]
input [1, 1, 1] → 1	pass	[1.7999999745031432,1.7999999847090982]

post · 원본 결과 설명

Actual ngspice tran: 4051 samples.; reference criteria 8/8

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	4051
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
S_min	0
S_max	1.8
Y_min	-0.018422654083069912
Y_max	1.8365977282396135
supply_current_min	-0.00003553925285201588
supply_current_max	0.00003511978478375553
current_flow_status	available_partial
template_id	cell_mux2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	8
truth_passed	8

원본 기준	판정	관측
input [0, 0, 0] → 0	pass	[5.678840179339417e-9,5.678849384364937e-9]
input [1, 0, 0] → 1	pass	[1.799999963161238,1.7999999854166453]
input [0, 1, 0] → 0	pass	[-0.000001436961512233211,0.0000014410474938568383]
input [1, 1, 0] → 1	pass	[1.7999999635889503,1.799999986865778]
input [0, 0, 1] → 0	pass	[-2.358572902993266e-7,2.4264015992543405e-7]
input [1, 0, 1] → 0	pass	[-1.0869034768337464e-8,2.4354907555842077e-8]
input [0, 1, 1] → 1	pass	[1.799999931110636,1.8000000215965504]
input [1, 1, 1] → 1	pass	[1.7999999625935463,1.799999985503506]

확인할 결과와 한계

기본 CMOS 참조 셀입니다. 선택 drive/slew/load의 실제 특성표는 완전한 HD standard-cell/Liberty/STA 라이브러리가 아닙니다.
아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.

막혔을 때

미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.

원문과 재현 자료

지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · v0.17 실제 물리 프로젝트 · 14종 물리 레퍼런스·파형

다음 실습

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