v0.27.0 안내 · 설계 블록 실습

NAND2 · 직접 만든 CMOS 기본 셀

Y=¬(A∧B)이며 두 입력이 모두 HIGH일 때만 LOW인지 실제 rail로 확인합니다.

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학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.

시작 전에

실제 로컬 ngspice·공개 SKY130 모델
물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구

따라 하기

설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 기본 CMOS 셀의 NAND2 · 직접 만든 CMOS 기본 셀 (cell_nand2)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
A/B 네 조합과 직렬 NMOS·병렬 PMOS를 확인합니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
Y=¬(A∧B)이며 두 입력이 모두 HIGH일 때만 LOW인지 실제 rail로 확인합니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.

포트·기본값·필요한 블록

회로 ID: cell_nand2 · 지원 해석: tran

포트	연결 기준
A0	원본 subckt/graph의 핀 순서·역할 확인
A1	원본 subckt/graph의 핀 순서·역할 확인
Y	원본 subckt/graph의 핀 순서·역할 확인
VPWR	원본 subckt/graph의 핀 순서·역할 확인
VGND	원본 subckt/graph의 핀 순서·역할 확인

기본 파라미터 (단위는 이름에 포함)	카탈로그 값
drive_scale	1
input_slew_ns	0.1

실제 회로의 모든 하위 셀

셀 이름	포트	직접 소자 수	내부 block 참조
INV	A, Y, VPWR, VGND	2
NAND2	A0, A1, Y, VPWR, VGND	4
XOR2	A, B, Y, VPWR, VGND	4	NAND2
AND2	A, B, Y, VPWR, VGND	2	NAND2, INV
MUX2	A, B, S, Y, VPWR, VGND	5	INV
FA	A, B, CIN, SUM, COUT, VPWR, VGND	9	NAND2
ADD1	A0, B0, CIN, S0, COUT, VPWR, VGND	1	FA
DFF	D, CLK, Q, VPWR, VGND	13	INV
NOR2	A, B, Y, VPWR, VGND	4
OR2	A, B, Y, VPWR, VGND	2	NOR2, INV
XNOR2	A, B, Y, VPWR, VGND	2	XOR2, INV

실제 실행 기록 · source와 조건별로

이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.

cell_nand2/default · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 05f689e55dd0429a839a182aa003786b

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	0.1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	cb35e684123d4f58bf143f4711bab8f8
drc	completed	pass	0417f1ce2bf0446ba485d971ff8a9225
lvs	completed	pass	cf380da439624dc6bf8d33b66a827101
pex	completed	pass	f8931b77ae40486f9338862b79bfc2f1
post	completed	pass	33f13d563e1642168ea5de69786c831a

pre · 원본 결과 설명

Actual ngspice tran: 60074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	60074
solver	KLU
A0_min	0
A0_max	1.8
A1_min	0
A1_max	1.8
Y_min	-0.04536542977435401
Y_max	1.8602047799192416
supply_current_min	-0.00001676305696897491
supply_current_max	0.00010245576818881714
current_flow_status	available
template_id	cell_nand2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.7999999948454546,1.7999999948454568]
input [1, 0] → 1	pass	[1.7999974312751137,1.7999981317957312]
input [0, 1] → 1	pass	[1.799999989352939,1.7999999893708516]
input [1, 1] → 0	pass	[1.0014677857736092e-8,1.502635194818993e-8]
Every sensitized timing arc observed and settles	pass	4

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 289 resistors, 26 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

post · 원본 결과 설명

Actual ngspice tran: 60074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	60074
solver	KLU
A0_min	0
A0_max	1.8
A1_min	0
A1_max	1.8
Y_min	-0.1504366227915849
Y_max	1.9399915055353292
supply_current_min	-0.000040552639125054517
supply_current_max	0.00010594804821144698
current_flow_status	available_partial
template_id	cell_nand2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.7999999942237188,1.7999999942237281]
input [1, 0] → 1	pass	[1.7999464505837932,1.7999611917848384]
input [0, 1] → 1	pass	[1.7999999880513644,1.7999999880526516]
input [1, 1] → 0	pass	[1.3646646799011236e-8,1.4650707107568664e-8]
Every sensitized timing arc observed and settles	pass	4

cell_nand2/ss · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 08eb7e2f3cbf47aa9b6494765f692131

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	5c07c03986f34511be19325bd66e3c93

pre · 원본 결과 설명

Actual ngspice tran: 6074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	ss
temperature_C	125
supply_V	1.6
post_layout	false
samples	6074
solver	SPARSE 1.3
A0_min	0
A0_max	1.6
A1_min	0
A1_max	1.6
Y_min	-0.006973559767635379
Y_max	1.6071351400630995
supply_current_min	-0.000001414210530820137
supply_current_max	0.00004791891504465212
current_flow_status	available
template_id	cell_nand2
layout_status	not-generated
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.5999999901015245,1.5999999901015245]
input [1, 0] → 1	pass	[1.599993550134862,1.5999953599136112]
input [0, 1] → 1	pass	[1.599999968259467,1.599999968328709]
input [1, 1] → 0	pass	[2.4796264963652762e-8,2.8279883215312504e-8]
Every sensitized timing arc observed and settles	pass	4

cell_nand2/ff · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 dbb6d81d2fd14e39aad14ab152e3a09a

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	0551edfc4e924e308bbb521f1d6a72f9

pre · 원본 결과 설명

Actual ngspice tran: 6074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	ff
temperature_C	-40
supply_V	1.8
post_layout	false
samples	6074
solver	SPARSE 1.3
A0_min	0
A0_max	1.8
A1_min	0
A1_max	1.8
Y_min	-0.002020060857781727
Y_max	1.8043880471670508
supply_current_min	-0.000001800005164726004
supply_current_max	0.00010998256432265263
current_flow_status	available
template_id	cell_nand2
layout_status	not-generated
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.7999999961654087,1.7999999961654087]
input [1, 0] → 1	pass	[1.7999984106605462,1.7999988480730078]
input [0, 1] → 1	pass	[1.7999999922126306,1.7999999923128622]
input [1, 1] → 0	pass	[6.5967453687114675e-9,7.768422806119632e-9]
Every sensitized timing arc observed and settles	pass	4

cell_nand2 · source 28ec63f0bc2b · 실제 과거 실행

원본 기록 JSON · 프로젝트 5e5b2e48fc7449ce8e853fb14ac602ed

단계	실행 상태	기준 판정	run ID
drc	completed	pass	bcb4e670926141a3ade08e59a850516d
lvs	completed	pass	570034543dc44c29b6ef70afa4f64d7f
pex	completed	pass	20bf5a5aaeaf49b88d49e31a3aaeeb0c
pre	completed	pass	ab4a8485c8394584a0f8e01e911f9a82
post	completed	pass	3b26e6f8ee9749ed96b23dcb752ae7fc

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 289 resistors, 15 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pre · 원본 결과 설명

Actual ngspice tran: 2028 samples.; reference criteria 4/4

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	2028
solver	SPARSE 1.3
A0_min	0
A0_max	1.8
A1_min	0
A1_max	1.8
Y_min	-0.015222886437141078
Y_max	1.8451751496771753
supply_current_min	-0.00001668781407250519
supply_current_max	0.000008706585457443627
current_flow_status	available
template_id	cell_nand2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.7999999948454564,1.7999999948454564]
input [1, 0] → 1	pass	[1.7999973554895805,1.7999981897316994]
input [0, 1] → 1	pass	[1.7999999870612746,1.7999999885565778]
input [1, 1] → 0	pass	[-3.333904010414722e-7,3.979426750926522e-7]

post · 원본 결과 설명

Actual ngspice tran: 2028 samples.; reference criteria 4/4

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	2028
solver	SPARSE 1.3
A0_min	0
A0_max	1.8
A1_min	0
A1_max	1.8
Y_min	-0.007848369962819327
Y_max	1.8783769624382858
supply_current_min	-0.00003370739900648723
supply_current_max	0.000020938072569798486
current_flow_status	available_partial
template_id	cell_nand2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.7999999942240223,1.7999999942240283]
input [1, 0] → 1	pass	[1.7999730046645954,1.7999803604168232]
input [0, 1] → 1	pass	[1.7999999077384963,1.8000000678171726]
input [1, 1] → 0	pass	[-0.000001234382697059794,0.0000012722935572944434]

확인할 결과와 한계

기본 CMOS 참조 셀입니다. 선택 drive/slew/load의 실제 특성표는 완전한 HD standard-cell/Liberty/STA 라이브러리가 아닙니다.
아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.

막혔을 때

미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.

원문과 재현 자료

지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · v0.17 실제 물리 프로젝트 · 14종 물리 레퍼런스·파형

다음 실습

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