v0.27.0 안내 · 설계 블록 실습

NOR2 · 직접 만든 CMOS 기본 셀

Y=¬(A∨B)이며 두 입력이 모두 LOW일 때만 HIGH인지 확인합니다.

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학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.

시작 전에

실제 로컬 ngspice·공개 SKY130 모델
물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구

따라 하기

설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 기본 CMOS 셀의 NOR2 · 직접 만든 CMOS 기본 셀 (cell_nor2)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
A/B 네 조합과 병렬 NMOS·직렬 PMOS를 확인합니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
Y=¬(A∨B)이며 두 입력이 모두 LOW일 때만 HIGH인지 확인합니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.

포트·기본값·필요한 블록

회로 ID: cell_nor2 · 지원 해석: tran

포트	연결 기준
A	원본 subckt/graph의 핀 순서·역할 확인
B	원본 subckt/graph의 핀 순서·역할 확인
Y	원본 subckt/graph의 핀 순서·역할 확인
VPWR	원본 subckt/graph의 핀 순서·역할 확인
VGND	원본 subckt/graph의 핀 순서·역할 확인

기본 파라미터 (단위는 이름에 포함)	카탈로그 값
drive_scale	1
input_slew_ns	0.1

실제 회로의 모든 하위 셀

셀 이름	포트	직접 소자 수	내부 block 참조
INV	A, Y, VPWR, VGND	2
NAND2	A0, A1, Y, VPWR, VGND	4
XOR2	A, B, Y, VPWR, VGND	4	NAND2
AND2	A, B, Y, VPWR, VGND	2	NAND2, INV
MUX2	A, B, S, Y, VPWR, VGND	5	INV
FA	A, B, CIN, SUM, COUT, VPWR, VGND	9	NAND2
ADD1	A0, B0, CIN, S0, COUT, VPWR, VGND	1	FA
DFF	D, CLK, Q, VPWR, VGND	13	INV
NOR2	A, B, Y, VPWR, VGND	4
OR2	A, B, Y, VPWR, VGND	2	NOR2, INV
XNOR2	A, B, Y, VPWR, VGND	2	XOR2, INV

실제 실행 기록 · source와 조건별로

이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.

cell_nor2/default · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 493e60ef3d2d40b187fffd162ce27552

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	0.1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	35f3cc3843ff46ceba578e0bffb21966
drc	completed	pass	306d9ee185d0408896f35f1ea7e4ed76
lvs	completed	pass	4c81de7f61ef48b9b08f541fdbb4e581
pex	completed	pass	a28b12558fb947c8916f0b5b350e2860
post	completed	pass	4f061c6b5fac4a5f90f2114a46b4cb09

pre · 원본 결과 설명

Actual ngspice tran: 60074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	60074
solver	KLU
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.07357465691013317
Y_max	1.8739804722437439
supply_current_min	-0.00001684030116923371
supply_current_max	0.00006254672709134791
current_flow_status	available
template_id	cell_nor2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.7999999574464214,1.7999999574485286]
input [1, 0] → 0	pass	[3.52934265012088e-7,5.125277147197181e-7]
input [0, 1] → 0	pass	[2.7081123450446984e-9,2.756471438893464e-9]
input [1, 1] → 0	pass	[1.4628249682560792e-7,2.0884971284060268e-7]
Every sensitized timing arc observed and settles	pass	4

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 289 resistors, 35 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

post · 원본 결과 설명

Actual ngspice tran: 60074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	60074
solver	KLU
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.31518896085667014
Y_max	1.9359502569079678
supply_current_min	-0.000036425830957182455
supply_current_max	0.00009287090186004182
current_flow_status	available_partial
template_id	cell_nor2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.7999999522083376,1.7999999522083934]
input [1, 0] → 0	pass	[0.00000731726579930466,0.000010076074870054361]
input [0, 1] → 0	pass	[3.414963600155338e-9,3.416856125164603e-9]
input [1, 1] → 0	pass	[0.0000025816905345652153,0.000003520282282761519]
Every sensitized timing arc observed and settles	pass	4

cell_nor2/ss · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 7961000da49843a3982e8f182498094d

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	c894375ac6b84b289701ff8021200bed

pre · 원본 결과 설명

Actual ngspice tran: 6074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	ss
temperature_C	125
supply_V	1.6
post_layout	false
samples	6074
solver	SPARSE 1.3
A_min	0
A_max	1.6
B_min	0
B_max	1.6
Y_min	-0.007734515632976984
Y_max	1.6098749551819802
supply_current_min	-0.0000016111502437118896
supply_current_max	0.000023068573384396607
current_flow_status	available
template_id	cell_nor2
layout_status	not-generated
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.599999873176305,1.5999998731763054]
input [1, 0] → 0	pass	[9.961792628602922e-7,0.0000014396132745710963]
input [0, 1] → 0	pass	[5.873922893157015e-9,5.879991657515548e-9]
input [1, 1] → 0	pass	[3.600244832741753e-7,4.698476581265138e-7]
Every sensitized timing arc observed and settles	pass	4

cell_nor2/ff · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 0cf96bf254b1425faa67b23ed0159207

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	cd0d7c800de048fc8c6b755e33c7ed70

pre · 원본 결과 설명

Actual ngspice tran: 6074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	ff
temperature_C	-40
supply_V	1.8
post_layout	false
samples	6074
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.006207517040583969
Y_max	1.806878254564443
supply_current_min	-0.0000017387544591143667
supply_current_max	0.00005900925567093457
current_flow_status	available
template_id	cell_nor2
layout_status	not-generated
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.7999999692827542,1.7999999692828343]
input [1, 0] → 0	pass	[2.1101967597329669e-7,2.966421589570623e-7]
input [0, 1] → 0	pass	[1.6671207134846474e-9,1.7096304933133068e-9]
input [1, 1] → 0	pass	[2.9281032307275756e-8,3.669696040484366e-8]
Every sensitized timing arc observed and settles	pass	4

cell_nor2 · source 28ec63f0bc2b · 실제 과거 실행

원본 기록 JSON · 프로젝트 2c8c18ba6e4d434f9fb235e36e18b0e2

단계	실행 상태	기준 판정	run ID
drc	completed	pass	47f483e88a034075ab44dc5d846a4874
lvs	completed	pass	cf8e9a6b003044599362c1382c23fa61
pex	completed	pass	66b78283b9bc4b29a083fa76588774f5
pre	completed	pass	948213dd12e04dbc84673468d729ef0b
post	completed	pass	47ff27025ce743b1a87df48d537f08bc

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 289 resistors, 15 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pre · 원본 결과 설명

Actual ngspice tran: 2028 samples.; reference criteria 4/4

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	2028
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.006481115944333327
Y_max	1.8298824125493276
supply_current_min	-0.000016663189663694566
supply_current_max	0.000014131139545209281
current_flow_status	available
template_id	cell_nor2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.7999999574475818,1.799999957447584]
input [1, 0] → 0	pass	[-0.000001662261818977911,0.0000026697681018901288]
input [0, 1] → 0	pass	[-2.197000900792899e-8,2.823470397719732e-8]
input [1, 1] → 0	pass	[9.430166947326657e-8,2.627298583109503e-7]

post · 원본 결과 설명

Actual ngspice tran: 2029 samples.; reference criteria 4/4

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	2029
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.0002885590323274446
Y_max	1.8724276665955655
supply_current_min	-0.000026506864215454956
supply_current_max	0.00004185002497643351
current_flow_status	available_partial
template_id	cell_nor2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 1	pass	[1.7999999522088261,1.7999999522088812]
input [1, 0] → 0	pass	[0.000005175044114875013,0.00001089475249838958]
input [0, 1] → 0	pass	[-2.6720984930060182e-8,3.355318748869731e-8]
input [1, 1] → 0	pass	[-5.378536047834585e-8,7.57293597642141e-8]

확인할 결과와 한계

기본 CMOS 참조 셀입니다. 선택 drive/slew/load의 실제 특성표는 완전한 HD standard-cell/Liberty/STA 라이브러리가 아닙니다.
아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.

막혔을 때

미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.

원문과 재현 자료

지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · v0.17 실제 물리 프로젝트 · 14종 물리 레퍼런스·파형

다음 실습

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