v0.27.0 안내 · 설계 블록 실습

OR2 · 직접 만든 CMOS 기본 셀

Y=A∨B의 네 조합을 확인하고 실제 경로와 supply current를 봅니다.

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학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.

시작 전에

실제 로컬 ngspice·공개 SKY130 모델
물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구

따라 하기

설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 기본 CMOS 셀의 OR2 · 직접 만든 CMOS 기본 셀 (cell_or2)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
NOR2와 출력 inverter 계층을 엽니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
Y=A∨B의 네 조합을 확인하고 실제 경로와 supply current를 봅니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.

포트·기본값·필요한 블록

회로 ID: cell_or2 · 지원 해석: tran

포트	연결 기준
A	원본 subckt/graph의 핀 순서·역할 확인
B	원본 subckt/graph의 핀 순서·역할 확인
Y	원본 subckt/graph의 핀 순서·역할 확인
VPWR	원본 subckt/graph의 핀 순서·역할 확인
VGND	원본 subckt/graph의 핀 순서·역할 확인

기본 파라미터 (단위는 이름에 포함)	카탈로그 값
drive_scale	1
input_slew_ns	0.1

직접 의존 셀

NOR2
INV

실제 회로의 모든 하위 셀

셀 이름	포트	직접 소자 수	내부 block 참조
INV	A, Y, VPWR, VGND	2
NAND2	A0, A1, Y, VPWR, VGND	4
XOR2	A, B, Y, VPWR, VGND	4	NAND2
AND2	A, B, Y, VPWR, VGND	2	NAND2, INV
MUX2	A, B, S, Y, VPWR, VGND	5	INV
FA	A, B, CIN, SUM, COUT, VPWR, VGND	9	NAND2
ADD1	A0, B0, CIN, S0, COUT, VPWR, VGND	1	FA
DFF	D, CLK, Q, VPWR, VGND	13	INV
NOR2	A, B, Y, VPWR, VGND	4
OR2	A, B, Y, VPWR, VGND	2	NOR2, INV
XNOR2	A, B, Y, VPWR, VGND	2	XOR2, INV

실제 실행 기록 · source와 조건별로

이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.

cell_or2/default · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 2de626619955415d93b8b5440e0bfc4d

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	0.1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	471f4b2d07d146d9b61d053725550c9b
drc	completed	pass	9d7a5e4e2b384de39abfb8d0c9f725ca
lvs	completed	pass	8aa72d185f234988ae7720eaa9cbce3d
pex	completed	pass	20fe4d4d21784d518d8e3699d5428dcd
post	completed	pass	e849578ec42741b79463f207c29ae69f

pre · 원본 결과 설명

Actual ngspice tran: 60074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	60074
solver	KLU
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.06585286526536435
Y_max	1.8606672057993707
supply_current_min	-0.0000168855475845573
supply_current_max	0.00009682765043869054
current_flow_status	available
template_id	cell_or2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[2.7231210540407524e-9,2.723498212412784e-9]
input [1, 0] → 1	pass	[1.799999988844013,1.7999999897539685]
input [0, 1] → 1	pass	[1.7999999893208691,1.7999999894088883]
input [1, 1] → 1	pass	[1.799999989315512,1.7999999893585965]
Every sensitized timing arc observed and settles	pass	4

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 435 resistors, 53 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

post · 원본 결과 설명

Actual ngspice tran: 60074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	60074
solver	KLU
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.15635338994921033
Y_max	1.9438135929355818
supply_current_min	-0.00003716902293382922
supply_current_max	0.00010827219089338211
current_flow_status	available_partial
template_id	cell_or2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[3.415896002950969e-9,3.415897382563903e-9]
input [1, 0] → 1	pass	[1.7999999669672562,1.7999999743931094]
input [0, 1] → 1	pass	[1.7999999880420983,1.7999999880615618]
input [1, 1] → 1	pass	[1.7999999755967133,1.7999999795200117]
Every sensitized timing arc observed and settles	pass	4

cell_or2/ss · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 ecf3d5b4776247c08076e49bf4b02ce3

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	a66925e3af1741f78ce8123bf7c115b1

pre · 원본 결과 설명

Actual ngspice tran: 6074 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	ss
temperature_C	125
supply_V	1.6
post_layout	false
samples	6074
solver	SPARSE 1.3
A_min	0
A_max	1.6
B_min	0
B_max	1.6
Y_min	-0.00744357262386508
Y_max	1.6066949749348653
supply_current_min	-0.0000017399452826236117
supply_current_max	0.00004697788268488712
current_flow_status	available
template_id	cell_or2
layout_status	not-generated
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[5.869209564537958e-9,5.869209564537958e-9]
input [1, 0] → 1	pass	[1.599999965959553,1.599999968640406]
input [0, 1] → 1	pass	[1.5999999682118562,1.5999999683762536]
input [1, 1] → 1	pass	[1.5999999679330963,1.5999999685237094]
Every sensitized timing arc observed and settles	pass	4

cell_or2/ff · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 6b129ccd52d84be1af1dc8ad6490ff24

실행 파라미터

이름	값
drive_scale	1
input_slew_ns	1

단계	실행 상태	기준 판정	run ID
pre	completed	pass	c25735cf827f4bc198fd46c9ffe5d6a6

pre · 원본 결과 설명

Actual ngspice tran: 6076 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	ff
temperature_C	-40
supply_V	1.8
post_layout	false
samples	6076
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.005263699046048835
Y_max	1.8053345558973193
supply_current_min	-0.000001977396488717087
supply_current_max	0.00012049798230974462
current_flow_status	available
template_id	cell_or2
layout_status	not-generated
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[1.68720949364487e-9,1.687209510124743e-9]
input [1, 0] → 1	pass	[1.7999999887070661,1.799999991667768]
input [0, 1] → 1	pass	[1.799999992242239,1.7999999923991263]
input [1, 1] → 1	pass	[1.7999999922109542,1.7999999924267884]
Every sensitized timing arc observed and settles	pass	4

cell_or2 · source 28ec63f0bc2b · 실제 과거 실행

원본 기록 JSON · 프로젝트 6d87353fb5474cd4b948fbf03a87add8

단계	실행 상태	기준 판정	run ID
drc	completed	pass	0555eca31a7a4e9fbc630f6d8ce69a3d
lvs	completed	pass	577cd67d272d439e850669052f7275f7
pex	completed	pass	61639b86ce594c93a08a3637ec1a275d
pre	completed	pass	3860626533874e9f9af581dbe76dae29
post	completed	pass	4c684f469e034261b1ade5f76e07ced0

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 435 resistors, 21 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pre · 원본 결과 설명

Actual ngspice tran: 2027 samples.; reference criteria 4/4

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	2027
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.029249255429595875
Y_max	1.8046811611364124
supply_current_min	-0.000016694805482164732
supply_current_max	0.00009528187988998293
current_flow_status	available
template_id	cell_or2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[2.7233063443210526e-9,2.72330639289331e-9]
input [1, 0] → 1	pass	[1.799999555286223,1.8000003393564727]
input [0, 1] → 1	pass	[1.7999999857694216,1.7999999891224516]
input [1, 1] → 1	pass	[1.7999999731469187,1.8000000042634012]

post · 원본 결과 설명

Actual ngspice tran: 2028 samples.; reference criteria 4/4

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	2028
solver	SPARSE 1.3
A_min	0
A_max	1.8
B_min	0
B_max	1.8
Y_min	-0.11931385265105389
Y_max	1.9579599872742404
supply_current_min	-0.000024622894351520697
supply_current_max	0.00008338330622501399
current_flow_status	available_partial
template_id	cell_or2
layout_status	generated-public-core
metric_source	actual-ngspice-samples
truth_cases	4
truth_passed	4

원본 기준	판정	관측
input [0, 0] → 0	pass	[3.4158059184982714e-9,3.41580665141894e-9]
input [1, 0] → 1	pass	[1.7999908576487134,1.7999958846643846]
input [0, 1] → 1	pass	[1.7999999609637565,1.8000000152715723]
input [1, 1] → 1	pass	[1.799999967189777,1.7999999775176005]

확인할 결과와 한계

기본 CMOS 참조 셀입니다. 선택 drive/slew/load의 실제 특성표는 완전한 HD standard-cell/Liberty/STA 라이브러리가 아닙니다.
아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.

막혔을 때

미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.

원문과 재현 자료

지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · v0.17 실제 물리 프로젝트 · 14종 물리 레퍼런스·파형

다음 실습

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