v0.27.0 안내 · 설계 블록 실습

PLL · XOR 위상 검출 1:1 루프

REF/OUT 주파수 차이·phase span·CTRL을 함께 봅니다. v0.17 pre/post 잠금 실패와 연구 generation의 다른 조건을 구분합니다.

전체 실습 안내 다운로드

학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.

시작 전에

실제 로컬 ngspice·공개 SKY130 모델
물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구

따라 하기

설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 칩 레퍼런스의 PLL · XOR 위상 검출 1:1 루프 (chip_pll)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
REF → XOR phase detector → RC → VCO의 되먹임을 확인합니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
REF/OUT 주파수 차이·phase span·CTRL을 함께 봅니다. v0.17 pre/post 잠금 실패와 연구 generation의 다른 조건을 구분합니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.

포트·기본값·필요한 블록

회로 ID: chip_pll · 지원 해석: tran

포트	연결 기준
REF	원본 subckt/graph의 핀 순서·역할 확인
CTRL	원본 subckt/graph의 핀 순서·역할 확인
OUT	원본 subckt/graph의 핀 순서·역할 확인
VPWR	원본 subckt/graph의 핀 순서·역할 확인
VGND	원본 subckt/graph의 핀 순서·역할 확인

기본 파라미터 (단위는 이름에 포함)	카탈로그 값
stage_F	5e-13
reference_Hz	30000000
filter_Ohm	20000
filter_F	1e-11

직접 의존 셀

XOR2
RING_VCO

실제 회로의 모든 하위 셀

셀 이름	포트	직접 소자 수	내부 block 참조
NAND2	A0, A1, Y, VPWR, VGND	4
XOR2	A, B, Y, VPWR, VGND	4	NAND2
RING_VCO	CTRL, OUT, VPWR, VGND	17

실제 실행 기록 · source와 조건별로

이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.

chip_pll/default · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 e45d97decc4144e1985175254673646f

실행 파라미터

이름	값
stage_F	5e-13
reference_Hz	30000000
filter_Ohm	20000
filter_F	1e-11

단계	실행 상태	기준 판정	run ID
pre	completed	pass	0eb47de22c374fd7909ef8adff204100

pre · 원본 결과 설명

Actual ngspice tran: 32386 samples.; reference criteria 5/5

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	32386
solver	SPARSE 1.3
OUT_min	0.00017845902957847222
OUT_max	1.7969048230326903
supply_current_min	0.00011570346275659171
supply_current_max	0.0048429780802021274
REF_min	0
REF_max	1.8
PD_min	-0.06456098555013233
PD_max	1.6730423653933222
TUNE_min	0.8549699077627044
TUNE_max	0.9526346717226561
CTRL_min	0.000029703233078743663
CTRL_max	1.139211300273848
current_flow_status	available
template_id	chip_pll
layout_status	not-generated
metric_source	actual-ngspice-samples
reference_scope	schematic-only; external ideal testbench components; no physical signoff
settled_output_mean_V	0.8436662843742316
settled_output_ripple_V	1.791992748927003
average_supply_current_A	0.00020871134594549972
average_supply_power_W	0.0003756804227018995
output_frequency_Hz	30000269.298795212
reference_frequency_Hz	30000000.00003
relative_frequency_error	0.000008976625507067605
phase_error_span_deg	3.762822356591826
unwrapped_phase_span_deg	3.7628223565951657
lock_scope	Last 40% of simulated interval; deterministic frequency/phase-window criterion, not jitter/phase-noise characterization.

원본 기준	판정	관측
oscillation crosses both logic rails	pass	[0.0004029111186263923,1.7923956600456294]
at least 3 complete output periods measured	pass	180
unwrapped phase drift remains within 15 degrees	pass	3.7628223565951657
frequency error under 1%	pass	0.000008976625507067605
phase error remains bounded within 15 degrees	pass	3.762822356591826

chip_pll · source 28ec63f0bc2b · 실제 과거 실행

원본 기록 JSON · 프로젝트 4df6c923d94c486790469e467b10475d

단계	실행 상태	기준 판정	run ID
drc	completed	pass	0cfa4e9af6444fbb890765958772a832
lvs	completed	pass	04419b61c66442e6afa8e340cc895b31
pex	completed	pass	c3fd12e73f204faebaffb8ce7d07f628
pre	completed	fail	b335202955ca48019a455d23985ca895
post	completed	fail	fdda4a67dc3c4a9fbdd4cf2cc886f679

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 29477 resistors, 1748 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pre · 원본 결과 설명

Actual ngspice tran: 33701 samples.; reference criteria 3/4

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	33701
solver	SPARSE 1.3
OUT_min	-0.0004218493131177836
OUT_max	1.7963130715217928
supply_current_min	-0.000009611886254402846
supply_current_max	0.005485521952397217
REF_min	0
REF_max	1.8
PD_min	0.016492294743255358
PD_max	1.7282294995989624
TUNE_min	0.7111194926060935
TUNE_max	0.9496801847190215
CTRL_min	0.49275076622552366
CTRL_max	1.2526605598165323
current_flow_status	available
template_id	chip_pll
layout_status	generated-public-core
metric_source	actual-ngspice-samples
reference_scope	public PCell physical core with explicit external testbench; independent DRC/LVS/PEX; no foundry signoff
settled_output_mean_V	0.8453711827866401
settled_output_ripple_V	1.7958596207873065
average_supply_current_A	0.0002080179089709654
average_supply_power_W	0.0003744322361477377
output_frequency_Hz	30004331.038778253
reference_frequency_Hz	30000000.00003
relative_frequency_error	0.0001443679582749602
phase_error_span_deg	179.24337852407893
lock_scope	Last 40% of simulated interval; deterministic frequency/phase-window criterion, not jitter/phase-noise characterization.

원본 기준	판정	관측
oscillation crosses both logic rails	pass	[0.00018813824286774937,1.7960477590301742]
at least 3 complete output periods measured	pass	180
frequency error under 1%	pass	0.0001443679582749602
phase error remains bounded within 15 degrees	fail	179.24337852407893

post · 원본 결과 설명

Actual ngspice tran: 34941 samples.; reference criteria 2/4

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	34941
solver	SPARSE 1.3
OUT_min	0.0009729538225954632
OUT_max	1.7751256325408615
supply_current_min	-0.00010115479565358924
supply_current_max	0.058532482799814226
REF_min	0
REF_max	1.8
PD_min	-0.03040738269782826
PD_max	1.6666001727088133
TUNE_min	0.4702397189485308
TUNE_max	0.9078791478397312
CTRL_min	0.045184190280748014
CTRL_max	0.9036279387501714
current_flow_status	available_partial
template_id	chip_pll
layout_status	generated-public-core
metric_source	actual-ngspice-samples
reference_scope	public PCell physical core with explicit external testbench; independent DRC/LVS/PEX; no foundry signoff
settled_output_mean_V	0.8205420744311432
settled_output_ripple_V	1.772351681545196
average_supply_current_A	0.00020100189177482274
average_supply_power_W	0.00036180340519468093
output_frequency_Hz	22999140.710617766
reference_frequency_Hz	30000000.00003
relative_frequency_error	0.23336197631350777
phase_error_span_deg	170.37461336403157
lock_scope	Last 40% of simulated interval; deterministic frequency/phase-window criterion, not jitter/phase-noise characterization.

원본 기준	판정	관측
oscillation crosses both logic rails	pass	[0.001015580779721298,1.7733672623249173]
at least 3 complete output periods measured	pass	138
frequency error under 1%	fail	0.23336197631350777
phase error remains bounded within 15 degrees	fail	170.37461336403157

확인할 결과와 한계

공개 SKY130 참조 회로입니다. 기록된 조건·단계의 실행을 확인하고 새 프로젝트에서 다시 검증합니다. 제조 승인과 전체 PVT/timing closure는 별도입니다.
아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.

막혔을 때

미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.

원문과 재현 자료

지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · v0.17 실제 물리 프로젝트 · 14종 물리 레퍼런스·파형

다음 실습

전체 실습과 학습 경로로 돌아가기 →