v0.27.0 안내 · 설계 블록 실습
DC-DC · 2:1 스위치드 커패시터 코어
스위칭 주기별 OUT 평균·ripple·공급 전류를 측정합니다. 이상 클록/입력 driver 전력을 포함했는지 구분합니다.
학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.
시작 전에
- 실제 로컬 ngspice·공개 SKY130 모델
- 물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구
따라 하기
설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 칩 레퍼런스의 DC-DC · 2:1 스위치드 커패시터 코어 (chip_sc_dcdc)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
2:1 switched-capacitor의 phase·flying/output capacitor와 부하를 확인합니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
스위칭 주기별 OUT 평균·ripple·공급 전류를 측정합니다. 이상 클록/입력 driver 전력을 포함했는지 구분합니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.
포트·기본값·필요한 블록
회로 ID: chip_sc_dcdc · 지원 해석: tran
| 포트 | 연결 기준 |
|---|---|
| PHI1 | 원본 subckt/graph의 핀 순서·역할 확인 |
| PHI1B | 원본 subckt/graph의 핀 순서·역할 확인 |
| PHI2 | 원본 subckt/graph의 핀 순서·역할 확인 |
| PHI2B | 원본 subckt/graph의 핀 순서·역할 확인 |
| OUT | 원본 subckt/graph의 핀 순서·역할 확인 |
| VPWR | 원본 subckt/graph의 핀 순서·역할 확인 |
| VGND | 원본 subckt/graph의 핀 순서·역할 확인 |
| 기본 파라미터 (단위는 이름에 포함) | 카탈로그 값 |
|---|---|
| switch_width_um | 20 |
| flying_F | 1e-9 |
| output_F | 1e-9 |
| load_Ohm | 50000 |
실제 회로의 모든 하위 셀
이 회로는 하위 셀 없이 primitive로 구성됩니다.
실제 실행 기록 · source와 조건별로
이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.
chip_sc_dcdc/default · source 9eb7adb9a008 · 실제 과거 실행
원본 기록 JSON · 프로젝트 608d811fe90241a881036843f155b447
실행 파라미터
| 이름 | 값 |
|---|---|
| switch_width_um | 20 |
| flying_F | 1e-9 |
| output_F | 1e-9 |
| load_Ohm | 50000 |
| 단계 | 실행 상태 | 기준 판정 | run ID |
|---|---|---|---|
| pre | completed | pass | 7572437579e64639bb231c6f41228c48 |
pre · 원본 결과 설명
Actual ngspice tran: 16707 samples.; reference criteria 3/3
결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.
| 측정 이름·단위 원문 | 값 |
|---|---|
| analysis | tran |
| x_unit | s |
| x_label | time |
| corner | tt |
| temperature_C | 27 |
| supply_V | 1.8 |
| post_layout | false |
| samples | 16707 |
| solver | SPARSE 1.3 |
| OUT_min | 0.000018638907009525764 |
| OUT_max | 0.8890655388942483 |
| supply_current_min | -0.00033471597495784294 |
| supply_current_max | 0.007459033255460254 |
| FLYTOP_min | 0.1834896862381569 |
| FLYTOP_max | 1.8340491873299951 |
| FLYBOTTOM_min | -0.16526287276413804 |
| FLYBOTTOM_max | 1.0670046296732032 |
| PHI1_min | 0 |
| PHI1_max | 1.8 |
| PHI2_min | 0 |
| PHI2_max | 1.8 |
| current_flow_status | available |
| template_id | chip_sc_dcdc |
| layout_status | not-generated |
| metric_source | actual-ngspice-samples |
| reference_scope | schematic-only; external ideal testbench components; no physical signoff |
| settled_output_mean_V | 0.888830030388124 |
| settled_output_ripple_V | 0.00047713453707132203 |
| average_supply_current_A | 0.000009016606730395529 |
| average_supply_power_W | 0.00001622989211471195 |
| output_power_W | 0.000015800376809085407 |
| power_stage_efficiency | 0.9735355415432984 |
| output_power_method | Exact integral of squared piecewise-linear sampled V(t), divided by load resistance and observation duration. |
| efficiency_scope | Includes DUT MOS loss and VDD current; excludes externally supplied clock-driver power. |
| 원본 기준 | 판정 | 관측 |
|---|---|---|
| output near Vin/2 | pass | 0.888830030388124 |
| non-overlap clock high windows do not intersect | pass | null |
| power-stage efficiency within physical bounds | pass | 0.9735355415432984 |
chip_sc_dcdc · source 28ec63f0bc2b · 실제 과거 실행
원본 기록 JSON · 프로젝트 c6f8b428bd2d45549a6cdf0af0573eae
| 단계 | 실행 상태 | 기준 판정 | run ID |
|---|---|---|---|
| drc | completed | pass | bdb975bde92247078a894f21c9298f2d |
| lvs | completed | pass | 336816f436fb48168dac706ee95fda1f |
| pex | completed | pass | a730200ae13241a1af8a8c112218f302 |
| pre | completed | pass | 4ca870caedd24cb4ad00a03ceaa6246d |
| post | completed | pass | 86fcc7d8a52344009a2f89836941e00b |
drc · 원본 결과 설명
Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.
결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.
lvs · 원본 결과 설명
Actual Netgen comparison: circuits match uniquely.
결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.
pex · 원본 결과 설명
Actual Magic RC extraction: 4234 resistors, 1143 capacitors. Zero counts reflect native thresholds, not inserted elements.
결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.
pre · 원본 결과 설명
Actual ngspice tran: 16707 samples.; reference criteria 3/3
결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.
| 측정 이름·단위 원문 | 값 |
|---|---|
| analysis | tran |
| x_unit | s |
| x_label | time |
| corner | tt |
| temperature_C | 27 |
| supply_V | 1.8 |
| post_layout | false |
| samples | 16707 |
| solver | SPARSE 1.3 |
| OUT_min | 0.000018638907009525764 |
| OUT_max | 0.8890655388942483 |
| supply_current_min | -0.00033471597495784294 |
| supply_current_max | 0.007459033255460254 |
| FLYTOP_min | 0.1834896862381569 |
| FLYTOP_max | 1.8340491873299951 |
| FLYBOTTOM_min | -0.16526287276413804 |
| FLYBOTTOM_max | 1.0670046296732032 |
| PHI1_min | 0 |
| PHI1_max | 1.8 |
| PHI2_min | 0 |
| PHI2_max | 1.8 |
| current_flow_status | available |
| template_id | chip_sc_dcdc |
| layout_status | generated-public-core |
| metric_source | actual-ngspice-samples |
| reference_scope | public PCell physical core with explicit external testbench; independent DRC/LVS/PEX; no foundry signoff |
| settled_output_mean_V | 0.8888300309016713 |
| settled_output_ripple_V | 0.00047713453707132203 |
| average_supply_current_A | 0.000009016344103296306 |
| average_supply_power_W | 0.00001622941938593335 |
| output_power_W | 0.000015800376809085407 |
| power_stage_efficiency | 0.9735638985816208 |
| output_power_method | Exact integral of squared piecewise-linear sampled V(t), divided by load resistance and observation duration. |
| efficiency_scope | Includes DUT MOS loss and VDD current; excludes externally supplied clock-driver power. |
| 원본 기준 | 판정 | 관측 |
|---|---|---|
| output near Vin/2 | pass | 0.8888300309016713 |
| non-overlap clock high windows do not intersect | pass | null |
| power-stage efficiency within physical bounds | pass | 0.9735638985816208 |
post · 원본 결과 설명
Actual ngspice tran: 17419 samples.; reference criteria 3/3
결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.
| 측정 이름·단위 원문 | 값 |
|---|---|
| analysis | tran |
| x_unit | s |
| x_label | time |
| corner | tt |
| temperature_C | 27 |
| supply_V | 1.8 |
| post_layout | true |
| samples | 17419 |
| solver | SPARSE 1.3 |
| OUT_min | 0.000050257621987395104 |
| OUT_max | 0.8785573573622383 |
| supply_current_min | -0.00029285530445974205 |
| supply_current_max | 0.011818021043576973 |
| FLYTOP_min | 0.09212851446746888 |
| FLYTOP_max | 1.8169928061785152 |
| FLYBOTTOM_min | -0.08017455257608835 |
| FLYBOTTOM_max | 0.9358690498830083 |
| PHI1_min | 0 |
| PHI1_max | 1.8 |
| PHI2_min | 0 |
| PHI2_max | 1.8 |
| current_flow_status | available_partial |
| template_id | chip_sc_dcdc |
| layout_status | generated-public-core |
| metric_source | actual-ngspice-samples |
| reference_scope | public PCell physical core with explicit external testbench; independent DRC/LVS/PEX; no foundry signoff |
| settled_output_mean_V | 0.8782770141873022 |
| settled_output_ripple_V | 0.0005819806531190963 |
| average_supply_current_A | 0.000009293879003454776 |
| average_supply_power_W | 0.000016728982206218597 |
| output_power_W | 0.00001542741068436854 |
| power_stage_efficiency | 0.9221966103014786 |
| output_power_method | Exact integral of squared piecewise-linear sampled V(t), divided by load resistance and observation duration. |
| efficiency_scope | Includes DUT MOS loss and VDD current; excludes externally supplied clock-driver power. |
| 원본 기준 | 판정 | 관측 |
|---|---|---|
| output near Vin/2 | pass | 0.8782770141873022 |
| non-overlap clock high windows do not intersect | pass | null |
| power-stage efficiency within physical bounds | pass | 0.9221966103014786 |
확인할 결과와 한계
- 공개 SKY130 참조 회로입니다. 기록된 조건·단계의 실행을 확인하고 새 프로젝트에서 다시 검증합니다. 제조 승인과 전체 PVT/timing closure는 별도입니다.
- 아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.
막혔을 때
- 미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
- 레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
- 디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.
원문과 재현 자료
지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · v0.17 실제 물리 프로젝트 · 14종 물리 레퍼런스·파형