v0.27.0 안내 · 설계 블록 실습

VCO · 전류 제한 3단 링 발진기

실제 OUT rail crossing으로 주기/주파수를 측정하고 CTRL을 바꿔 tuning 범위를 비교합니다.

전체 실습 안내 다운로드

학습 체크는 이 브라우저에만 저장합니다. 엔진의 PASS·실행·제조 판정과 관계없습니다.

시작 전에

실제 로컬 ngspice·공개 SKY130 모델
물리 core 생성/검증 시 Magic·Netgen 등 실제 추가 도구

따라 하기

설계 도구 → 통합 설계 → 회로 · 연결 탐색에서 카탈로그를 읽고 칩 레퍼런스의 VCO · 전류 제한 3단 링 발진기 (chip_vco)를 선택합니다. 새 프로젝트를 생성하거나 아래 예제 ZIP을 가져옵니다.
회로도에서 root ports와 하위 셀을 엽니다. 아래 기본값·외부 testbench 조건과 실제 연결을 확인합니다.
제어 전압·전류 제한 MOS와 3단 ring 계층을 봅니다.
지원 해석을 선택하고 Simulate를 실행합니다. 결과의 축·단위·실제 run·revision을 읽습니다.
실제 OUT rail crossing으로 주기/주파수를 측정하고 CTRL을 바꿔 tuning 범위를 비교합니다.
한 파라미터만 바꿔 새 해석과 비교합니다. 편집 프로젝트·조건·파형·로그를 같은 revision으로 저장합니다.

포트·기본값·필요한 블록

회로 ID: chip_vco · 지원 해석: tran

포트	연결 기준
CTRL	원본 subckt/graph의 핀 순서·역할 확인
OUT	원본 subckt/graph의 핀 순서·역할 확인
VPWR	원본 subckt/graph의 핀 순서·역할 확인
VGND	원본 subckt/graph의 핀 순서·역할 확인

기본 파라미터 (단위는 이름에 포함)	카탈로그 값
stage_F	5e-13
control_V	0.9

실제 회로의 모든 하위 셀

이 회로는 하위 셀 없이 primitive로 구성됩니다.

실제 실행 기록 · source와 조건별로

이 표는 사용자의 엔진 상태를 대신하지 않습니다. default·변경 실험·예전 물리 세대를 함께 보존하며 fail/unknown을 pass로 바꾸지 않습니다. 새 실습의 최신 결과는 앱에서 확인하세요.

chip_vco/default · source 9eb7adb9a008 · 실제 과거 실행

원본 기록 JSON · 프로젝트 27013d95891445e3a735108869ca69bf

실행 파라미터

이름	값
stage_F	5e-13
control_V	0.9

단계	실행 상태	기준 판정	run ID
pre	completed	pass	c8778237277c4ee7a900ee5bfa5e5d96

pre · 원본 결과 설명

Actual ngspice tran: 6023 samples.; reference criteria 2/2

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	6023
solver	SPARSE 1.3
OUT_min	0.00047262607139294914
OUT_max	1.7936561197601304
supply_current_min	-0.00036561458160411925
supply_current_max	0.009171422388041361
CTRL_min	0.9
CTRL_max	0.9
current_flow_status	available
template_id	chip_vco
layout_status	not-generated
metric_source	actual-ngspice-samples
reference_scope	schematic-only; external ideal testbench components; no physical signoff
settled_output_mean_V	0.8528570294553146
settled_output_ripple_V	1.7931797899922142
average_supply_current_A	0.00018047767368611342
average_supply_power_W	0.00032485981263500414
output_frequency_Hz	30180114.878175654

원본 기준	판정	관측
oscillation crosses both logic rails	pass	[0.00047262607139294914,1.7936524160636071]
at least 3 complete output periods measured	pass	36

chip_vco · source 28ec63f0bc2b · 실제 과거 실행

원본 기록 JSON · 프로젝트 a8bea106731f403d9527da0527014d52

단계	실행 상태	기준 판정	run ID
drc	completed	pass	db9a3e22fd344a0db42608b2c4a6910c
lvs	completed	pass	03f4aa2bfe894e338642fc0bbb75f157
pex	completed	pass	c3cab75dc97247afbe2a3ed6d9d378cd
pre	completed	pass	39d47cf946c24449981f57ecc0010c31
post	completed	pass	dcaf3cf92a1e4f97b224f1911eeb4990

drc · 원본 결과 설명

Magic drc(full): 0 native violation rectangles. Selected deck; no signoff.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

lvs · 원본 결과 설명

Actual Netgen comparison: circuits match uniquely.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pex · 원본 결과 설명

Actual Magic RC extraction: 3309 resistors, 1241 capacitors. Zero counts reflect native thresholds, not inserted elements.

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

pre · 원본 결과 설명

Actual ngspice tran: 6024 samples.; reference criteria 2/2

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	false
samples	6024
solver	SPARSE 1.3
OUT_min	-0.00040627321430471586
OUT_max	1.7936593379450203
supply_current_min	-0.0004826589019871069
supply_current_max	0.006929115123091169
CTRL_min	0.9
CTRL_max	0.9
current_flow_status	available
template_id	chip_vco
layout_status	generated-public-core
metric_source	actual-ngspice-samples
reference_scope	public PCell physical core with explicit external testbench; independent DRC/LVS/PEX; no foundry signoff
settled_output_mean_V	0.8438972326577914
settled_output_ripple_V	1.7931885503873919
average_supply_current_A	0.00018048482808263926
average_supply_power_W	0.0003248726905487507
output_frequency_Hz	30263366.466115505

원본 기준	판정	관측
oscillation crosses both logic rails	pass	[0.00046951283596713,1.793658063223359]
at least 3 complete output periods measured	pass	37

post · 원본 결과 설명

Actual ngspice tran: 6024 samples.; reference criteria 2/2

결과 revision: 1 · 사용자 현재 프로젝트의 결과가 아닙니다.

측정 이름·단위 원문	값
analysis	tran
x_unit	s
x_label	time
corner	tt
temperature_C	27
supply_V	1.8
post_layout	true
samples	6024
solver	SPARSE 1.3
OUT_min	0.0010740730141110873
OUT_max	1.7879888328662221
supply_current_min	-0.00001051673215191038
supply_current_max	0.04900397154971171
CTRL_min	0.9
CTRL_max	0.9
current_flow_status	available_partial
template_id	chip_vco
layout_status	generated-public-core
metric_source	actual-ngspice-samples
reference_scope	public PCell physical core with explicit external testbench; independent DRC/LVS/PEX; no foundry signoff
settled_output_mean_V	0.8429301397668921
settled_output_ripple_V	1.7869118475035248
average_supply_current_A	0.00016976713272608008
average_supply_power_W	0.00030558083890694414
output_frequency_Hz	25565702.24764858

원본 기준	판정	관측
oscillation crosses both logic rails	pass	[0.0010746317679444905,1.7879864792714693]
at least 3 complete output periods measured	pass	31

확인할 결과와 한계

공개 SKY130 참조 회로입니다. 기록된 조건·단계의 실행을 확인하고 새 프로젝트에서 다시 검증합니다. 제조 승인과 전체 PVT/timing closure는 별도입니다.
아래 기록은 과거 실행입니다. 가져온 새 프로젝트는 기존 PASS를 상속하지 않으며 직접 해석·검증해야 합니다.

막혔을 때

미지원 분석·도구 누락·floating 포트는 다음 실행과 실제 로그에서 확인합니다.
레이아웃 없음은 DRC/LVS/PEX PASS가 아닙니다. 지원되는 physical core를 별도로 생성하고 각각 실행합니다.
디지털 회로 변경 후 이전 RTL를 조용히 재사용하지 않습니다. 지원 재합성 절차와 실제 graph 일치를 확인합니다.

원문과 재현 자료

지원 범위·자세한 절차 · 검증 당시 template 카탈로그 · 전체 하위 셀·연결 원본 JSON · 해당 generation 실제 실행 기록 · v0.17 실제 물리 프로젝트 · 14종 물리 레퍼런스·파형

다음 실습

전체 실습과 학습 경로로 돌아가기 →